JPS6369097A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS6369097A JPS6369097A JP61214283A JP21428386A JPS6369097A JP S6369097 A JPS6369097 A JP S6369097A JP 61214283 A JP61214283 A JP 61214283A JP 21428386 A JP21428386 A JP 21428386A JP S6369097 A JPS6369097 A JP S6369097A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output
- clock
- analog switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002457 bidirectional effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、デジタル信号処理回路における一時記憶回路
に設けられるシフトレジスタに係シ、特に双方向のデー
タシフトが可能な１ビツト用シフトレジスタに関する。
に設けられるシフトレジスタに係シ、特に双方向のデー
タシフトが可能な１ビツト用シフトレジスタに関する。
（従来の技術）
ＭＯ８集積回路に形成されている従来の１ビツト用シフ
トレジスタは第３図に示すように構成されていた。即ち
、データ入力ノード３１とデータ出力ノード３２との間
に第１のクロックドインバータ３３、入力ラッチ３４、
第２のクロックドインバータ３５、出力ラッチ３６が縦
続接続されている。上記入力ラッチ３４は、インバータ
３７の出力端と入力端との間に第３のクロックドインバ
ータ３８が接続されてループを形成しておシ、同様に前
記出力ラッチ３６は、インバータ３９の出力端と入力端
との間に第４のクロックドインバータ４０が接続されて
ループを形成している。クロツクは、入力クロックφと
それをインノ９−夕４１により反転したクロック１とが
用いられておｐ。
トレジスタは第３図に示すように構成されていた。即ち
、データ入力ノード３１とデータ出力ノード３２との間
に第１のクロックドインバータ３３、入力ラッチ３４、
第２のクロックドインバータ３５、出力ラッチ３６が縦
続接続されている。上記入力ラッチ３４は、インバータ
３７の出力端と入力端との間に第３のクロックドインバ
ータ３８が接続されてループを形成しておシ、同様に前
記出力ラッチ３６は、インバータ３９の出力端と入力端
との間に第４のクロックドインバータ４０が接続されて
ループを形成している。クロツクは、入力クロックφと
それをインノ９−夕４１により反転したクロック１とが
用いられておｐ。
上記クロックφは前記第２．第３のクロックドインパー
タ３５．３８に供給され、反転クロックφは前記＠１．
第４のクロックドインバ−タ３３゜４０に供給されてい
る。
タ３５．３８に供給され、反転クロックφは前記＠１．
第４のクロックドインバ−タ３３゜４０に供給されてい
る。
上記シフトレジスタにおいては、データ入力ノード３１
の入力データＤｉｎを反転クロックφのタイミングで第
１のクロックドイン／４−夕３３により反転させたのち
、クロックφのタイミングで入力ラッチ３４に取シ込み
ながら第２のクロックドインバータ３５により再び反転
させて出力ラッチ３６から出力させる。そして、次の反
転クロック１のタイミングで出力ラッチ３６により出力
データＤ。ｕｔをラッチして出力データを出力し続ける
。
の入力データＤｉｎを反転クロックφのタイミングで第
１のクロックドイン／４−夕３３により反転させたのち
、クロックφのタイミングで入力ラッチ３４に取シ込み
ながら第２のクロックドインバータ３５により再び反転
させて出力ラッチ３６から出力させる。そして、次の反
転クロック１のタイミングで出力ラッチ３６により出力
データＤ。ｕｔをラッチして出力データを出力し続ける
。
ところで、上記従来のシフトレジスタは、データ入力ノ
ード３ノとデータ出力ノード３２とが独立に存在し、入
力ノードから出力ノードへ単方向のデータシフトを行な
うものであり、データの入出力ノードを共用する双方向
のデータシフトな行なうことはできない。また、出力ラ
ッチ３６は、インバータ３９とクロックドインバータ４
０とによりデータをループさせながら出力する構成にな
っているので、データを出力しているときに出力側の電
位が何らかの原因により変化して出力ラッチ３６のクロ
ックドインバータ４０の閾値を一瞬でも超えてしまうと
、出力データの論理レベルが反転してしまい、この反転
したデータを保持して出力し続けるという問題が起こる
。
ード３ノとデータ出力ノード３２とが独立に存在し、入
力ノードから出力ノードへ単方向のデータシフトを行な
うものであり、データの入出力ノードを共用する双方向
のデータシフトな行なうことはできない。また、出力ラ
ッチ３６は、インバータ３９とクロックドインバータ４
０とによりデータをループさせながら出力する構成にな
っているので、データを出力しているときに出力側の電
位が何らかの原因により変化して出力ラッチ３６のクロ
ックドインバータ４０の閾値を一瞬でも超えてしまうと
、出力データの論理レベルが反転してしまい、この反転
したデータを保持して出力し続けるという問題が起こる
。
（発明が解決しようとする問題点）
本発明は、上記したようにデータ出力時に出力側電位の
変化の影響を受けて出力データの論理レベルが反転する
という問題点を解決すべくなされたもので、上記出力側
電位の変化の影響による出力データのレベル反転を防止
し得ると共に２つの入出力ノード間で双方向のデータシ
フトを行なったり、１つの入出力ノードからデータの入
出力を行なうなどの多様なデータシフト動作が可能なシ
フトレジスタを提供することを目的とする。
変化の影響を受けて出力データの論理レベルが反転する
という問題点を解決すべくなされたもので、上記出力側
電位の変化の影響による出力データのレベル反転を防止
し得ると共に２つの入出力ノード間で双方向のデータシ
フトを行なったり、１つの入出力ノードからデータの入
出力を行なうなどの多様なデータシフト動作が可能なシ
フトレジスタを提供することを目的とする。
［発明の構成コ
（問題点を解決する九めの手段）
本発明のシフトレジスタは、第１の入出力ノードと第２
の入出力ノードとの間にそれぞれクロック制御される第
１のアナログスイッチおよび第２のアナログスイッチを
直列に接続し、上記２個のアナログスイッチの相互接続
点にそれぞれクロック制御される第３のアナログスイッ
チ、第４のアナログスイッチの各一端を接続し、上記第
３のアナログスイッチの他端にインバータおよびクロッ
クドインバータがループ接続されてなるラッチ回路の入
力端を接続し、このラッチ回路の出力端と前記第４のア
ナログスイッチの他端との間にインバータを接続してな
ることを特徴とする。
の入出力ノードとの間にそれぞれクロック制御される第
１のアナログスイッチおよび第２のアナログスイッチを
直列に接続し、上記２個のアナログスイッチの相互接続
点にそれぞれクロック制御される第３のアナログスイッ
チ、第４のアナログスイッチの各一端を接続し、上記第
３のアナログスイッチの他端にインバータおよびクロッ
クドインバータがループ接続されてなるラッチ回路の入
力端を接続し、このラッチ回路の出力端と前記第４のア
ナログスイッチの他端との間にインバータを接続してな
ることを特徴とする。
（作用）
上記シフトレジスタによれば、アナログスイッチやクロ
ックドインバータに与える各クロックのタイミングを制
御することにより、２つの人出カソード間で双方向のデ
ータシフトを行なったシ、１つの入出力ノードからデー
タの入出力を行なうなどの多様なデータシフト動作が可
能になる。この場合、データン７ト動作中は最終段のア
ナログスイッチをオフ状態にしておくことによって、出
力側電位の変化による影響を受けずにデータを正しい論
理レベルのままでシフトすることが可能に表る。
ックドインバータに与える各クロックのタイミングを制
御することにより、２つの人出カソード間で双方向のデ
ータシフトを行なったシ、１つの入出力ノードからデー
タの入出力を行なうなどの多様なデータシフト動作が可
能になる。この場合、データン７ト動作中は最終段のア
ナログスイッチをオフ状態にしておくことによって、出
力側電位の変化による影響を受けずにデータを正しい論
理レベルのままでシフトすることが可能に表る。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＭＯ８集積回路に形成された１ビツト用シフト
レジスタを示しており、１１〜１４はそれぞれクロック
が入力したときにオン状態になる例えば０ＭＯ８トラン
スファゲートが用いられた第１のアナログスイッチ乃至
第４のアナログスイッチ、１５はインバータ１６の出力
端と入力端との間にクロックドインバータ１７が接続さ
れてなるラッチ回路、１８はインバータであり、これら
は第１の入出力ノード１９と第２の入出力ノード２ｖと
の間に次のように接続されている。即ち、第１の入出力
ノード１９と第２の入出力ノード２０との間に第１のア
ナログスイッチ１１と第２のアナログスイッチ１２とが
直列に接続されている。また、第３のアナログスイッチ
１３、ラッチ回路１５、インバータ’１ Ｂおよび第４
のアナログスイッチ１４がループを形成するように接続
されている。そして、上菖己ＷＩｌのアナログスイッチ
１１および第２のアナログスイッチ１２の接続点と、第
３のアナログスイッチ１３および第４のアナログスイッ
チ１４の接続点とが接続されている。なお、上記第１乃
至第４のアナログスイッチ１１〜１４に各対応してクロ
ックφ１〜φ４が与えられ１、前記ラッチ回路１５のク
ロックドインバータ１７にクロックφ、が与えられる。
レジスタを示しており、１１〜１４はそれぞれクロック
が入力したときにオン状態になる例えば０ＭＯ８トラン
スファゲートが用いられた第１のアナログスイッチ乃至
第４のアナログスイッチ、１５はインバータ１６の出力
端と入力端との間にクロックドインバータ１７が接続さ
れてなるラッチ回路、１８はインバータであり、これら
は第１の入出力ノード１９と第２の入出力ノード２ｖと
の間に次のように接続されている。即ち、第１の入出力
ノード１９と第２の入出力ノード２０との間に第１のア
ナログスイッチ１１と第２のアナログスイッチ１２とが
直列に接続されている。また、第３のアナログスイッチ
１３、ラッチ回路１５、インバータ’１ Ｂおよび第４
のアナログスイッチ１４がループを形成するように接続
されている。そして、上菖己ＷＩｌのアナログスイッチ
１１および第２のアナログスイッチ１２の接続点と、第
３のアナログスイッチ１３および第４のアナログスイッ
チ１４の接続点とが接続されている。なお、上記第１乃
至第４のアナログスイッチ１１〜１４に各対応してクロ
ックφ１〜φ４が与えられ１、前記ラッチ回路１５のク
ロックドインバータ１７にクロックφ、が与えられる。
次に、上記シフトレジスタの動作を説明する。
（１）第１の入出力ノード１９から第２の入出力ノード
２０へのデータシフトを行なう場合、クロックφ１．φ
、を第１相クロツクとし、クロックφ４．φ、を第２相
クロツクとし、クロックφ、を第３相クロツクとするＢ
ｆｉ類（３相）のクロックを用いる。これによって、第
１の人出カノード１９の入力データＤ１ｎは第１相クロ
ツりにより第１のアナログスイッチ１１および第３のア
ナログスイッチ１３を経てラッチ回路１５に入力して反
転される。次に、第２相クロツクによりデータはラッチ
回路１５でラッチされて一時記憶され、このラッチデー
タはインノｆ−タ１８により反転されたのち第４のアナ
ログスイッチ１４に入力する。次に、第３相クロツクに
より上記第４のアナログスイッチ１４の出力が第２のア
ナログスイッチ１２を経て第２の入出力ノード２０に出
力される。上記データシフト動作によれば、最終出力段
（第２のアナログスイッチ１２）の前段（第４のアナロ
グスイッチ１４）までデータをシフトしたのち、最終ク
ロック（第３相クロツク）によりデータを出力するので
、データシフト動作中に出力側電位に変化が生じても、
その影響を受けて出力データのレベルが反転するような
ことはない。
２０へのデータシフトを行なう場合、クロックφ１．φ
、を第１相クロツクとし、クロックφ４．φ、を第２相
クロツクとし、クロックφ、を第３相クロツクとするＢ
ｆｉ類（３相）のクロックを用いる。これによって、第
１の人出カノード１９の入力データＤ１ｎは第１相クロ
ツりにより第１のアナログスイッチ１１および第３のア
ナログスイッチ１３を経てラッチ回路１５に入力して反
転される。次に、第２相クロツクによりデータはラッチ
回路１５でラッチされて一時記憶され、このラッチデー
タはインノｆ−タ１８により反転されたのち第４のアナ
ログスイッチ１４に入力する。次に、第３相クロツクに
より上記第４のアナログスイッチ１４の出力が第２のア
ナログスイッチ１２を経て第２の入出力ノード２０に出
力される。上記データシフト動作によれば、最終出力段
（第２のアナログスイッチ１２）の前段（第４のアナロ
グスイッチ１４）までデータをシフトしたのち、最終ク
ロック（第３相クロツク）によりデータを出力するので
、データシフト動作中に出力側電位に変化が生じても、
その影響を受けて出力データのレベルが反転するような
ことはない。
（２） 第２の入出力ノード２０から第１の入出力ノ
ード１９へのデータシフトを行なう場合、クロックφ８
．φ、を第１相クロツクとし、クロックφ４．φ、を第
２相クロツクとし、クロックφ、を第３相クロツクとす
る３棟類（３相）のクロックを用いる。これによって、
第２の入出力ノード２０の入力データＤｉｎは第１相ク
ロツクにより第２のアナログスイッチ１２および第３の
アナログスイッチ１３を経てラッチ回路１５に入力して
反転される。次に、第２相クロツクによりデータはラッ
チ回路１５でラッチされて一時記憶され、このラッチデ
ータはインバータＪ８により反転されたのち第４のアナ
ログスイッチ１４に入力する。次に、第３相クロツクに
より上記第４のアナログスイッチ１４の出力が第１のア
ナログスイッチ１１を経て第１の人出カノード１゛９に
出力される。上記データシフト動作によれば、最終出力
段（第１のアナログスイッチ１１）の前段（第４のアナ
ログスイッチ１４）までデータをシフトし次のち、最終
クロック（第３相クロツク）によりデータを出力するの
で、データシフト動作中に出力側電位に変化が生じても
、その影咎な受けて出力データのレベルが反転するより
なことはない。
ード１９へのデータシフトを行なう場合、クロックφ８
．φ、を第１相クロツクとし、クロックφ４．φ、を第
２相クロツクとし、クロックφ、を第３相クロツクとす
る３棟類（３相）のクロックを用いる。これによって、
第２の入出力ノード２０の入力データＤｉｎは第１相ク
ロツクにより第２のアナログスイッチ１２および第３の
アナログスイッチ１３を経てラッチ回路１５に入力して
反転される。次に、第２相クロツクによりデータはラッ
チ回路１５でラッチされて一時記憶され、このラッチデ
ータはインバータＪ８により反転されたのち第４のアナ
ログスイッチ１４に入力する。次に、第３相クロツクに
より上記第４のアナログスイッチ１４の出力が第１のア
ナログスイッチ１１を経て第１の人出カノード１゛９に
出力される。上記データシフト動作によれば、最終出力
段（第１のアナログスイッチ１１）の前段（第４のアナ
ログスイッチ１４）までデータをシフトし次のち、最終
クロック（第３相クロツク）によりデータを出力するの
で、データシフト動作中に出力側電位に変化が生じても
、その影咎な受けて出力データのレベルが反転するより
なことはない。
（３）第１の入出力ノード１９から第２の入出力ノード
２０へ従来例と同様なデータシフトを行なう場合、先ず
クロックφ１．φ８．φ、を同時にオンさせ、次にクロ
ックφ８．φ３をオフさせると共にクロックφ１．φ４
をオンさせればよい。
２０へ従来例と同様なデータシフトを行なう場合、先ず
クロックφ１．φ８．φ、を同時にオンさせ、次にクロ
ックφ８．φ３をオフさせると共にクロックφ１．φ４
をオンさせればよい。
（４）第１の入出力ノード１９からデータを取り込んで
データを一時保持しておき、このデータを再び第１の入
出力ノード１９から出力させる場合、先ずクロックφ１
．φ３．φ、を同時にオンさせて第１の入出力ノード１
９の入力データＤ１ｎを取シ込み、次にクロックφ、を
オフしてデータを一時保持しておき、次にクロックφ４
をオンさせることにより上記データを出力させることが
できる。
データを一時保持しておき、このデータを再び第１の入
出力ノード１９から出力させる場合、先ずクロックφ１
．φ３．φ、を同時にオンさせて第１の入出力ノード１
９の入力データＤ１ｎを取シ込み、次にクロックφ、を
オフしてデータを一時保持しておき、次にクロックφ４
をオンさせることにより上記データを出力させることが
できる。
上記した（３） 、 （４）で述べたような動作中も、
データ出力前は出力経路のアナログスイッチがオフ状態
になっているので、出力側電位に変化が生じても、その
影響を受けることはない。
データ出力前は出力経路のアナログスイッチがオフ状態
になっているので、出力側電位に変化が生じても、その
影響を受けることはない。
次に、上記実施例のシフトレジスタの応用例として、第
２図に示すようにシフトレジスタＳＲをメモリ回路に接
続し、その第１の入出力ノード１９をデータ８２１に接
続し、第２の入出力ノード２０をメモリセルアレイ２２
に接続した場合の動作を説明する。データ線２１よりデ
ータをメモリセルアレイ２２に書き込む際には、前記（
１）で述べたように第１の入出力ノード１９から第２の
入出力ノード２０へのデータシフトを行なわせる。メモ
リセルアレイ２２からデータ線２ノへデータを読み出す
際には、前記（２）で述べたように第２の入出力ノード
２０から第１の入出カッニド１９へのデータシフトを行
なわせる。
２図に示すようにシフトレジスタＳＲをメモリ回路に接
続し、その第１の入出力ノード１９をデータ８２１に接
続し、第２の入出力ノード２０をメモリセルアレイ２２
に接続した場合の動作を説明する。データ線２１よりデ
ータをメモリセルアレイ２２に書き込む際には、前記（
１）で述べたように第１の入出力ノード１９から第２の
入出力ノード２０へのデータシフトを行なわせる。メモ
リセルアレイ２２からデータ線２ノへデータを読み出す
際には、前記（２）で述べたように第２の入出力ノード
２０から第１の入出カッニド１９へのデータシフトを行
なわせる。
［発明の効果］ ・
上述し九よりに本発明のシフトレジスタによれば、デー
タシフト動作中における出力側電位の変化による影響を
受けずにデータを正しい論理レベルのままでシフトする
ことができ、しかも２つの入出力ノード間で双方向のデ
ータシフトを行なったシ、１つの入出力ノードからデー
タの入出力を行なうなどの多様なデータシフト動作が可
能になる。
タシフト動作中における出力側電位の変化による影響を
受けずにデータを正しい論理レベルのままでシフトする
ことができ、しかも２つの入出力ノード間で双方向のデ
ータシフトを行なったシ、１つの入出力ノードからデー
タの入出力を行なうなどの多様なデータシフト動作が可
能になる。
第１図は本発明のシフトレジスタの一実施例を示す論理
回路図、第２図は第１図のシフトレジスタの応用例を示
す構成説明図、第３図は従来のシフトレジスタを示す論
理回路図である。 １１〜１４・・・第１〜第４のアナログスイッチ、１５
・・・ラッチ回路、１６．１８・・・インバータ、１７
・・・クロックドインバータ、１９・・・第１の入出力
ノード、２０・・・第２の入出力ノード。 出願人代理人 弁理士 鈴 江 武 彦第１図 グ 第２図 第３図
回路図、第２図は第１図のシフトレジスタの応用例を示
す構成説明図、第３図は従来のシフトレジスタを示す論
理回路図である。 １１〜１４・・・第１〜第４のアナログスイッチ、１５
・・・ラッチ回路、１６．１８・・・インバータ、１７
・・・クロックドインバータ、１９・・・第１の入出力
ノード、２０・・・第２の入出力ノード。 出願人代理人 弁理士 鈴 江 武 彦第１図 グ 第２図 第３図
Claims (1)
- 第１の入出力ノードと第２の入出力ノードとの間に直
列に接続され、クロックφ＿１により駆動される第１の
アナログスイッチおよびクロックφ＿２により駆動され
る第２のアナログスイッチと、これらの２個のアナログ
スイッチの相互接続点にそれぞれの一端が接続され、ク
ロックφ＿３により駆動される第３のアナログスイッチ
およびクロックφ＿４により駆動される第４のアナログ
スイッチと上記第３のアナログスイッチの他端に入力端
が接続されるインバータおよびこのインバータの出力端
と入力端との間に接続されてクロックφ＿５により駆動
されるクロックドインバータからなるラッチ回路と、こ
のラッチ回路の出力端と前記第４のアナログスイッチの
他端との間に接続されたインバータとからなることを特
徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214283A JPS6369097A (ja) | 1986-09-11 | 1986-09-11 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214283A JPS6369097A (ja) | 1986-09-11 | 1986-09-11 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6369097A true JPS6369097A (ja) | 1988-03-29 |
Family
ID=16653169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214283A Pending JPS6369097A (ja) | 1986-09-11 | 1986-09-11 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6369097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119775A (ja) * | 1987-11-04 | 1989-05-11 | Mitsubishi Electric Corp | スキャンレジスタラッチ |
-
1986
- 1986-09-11 JP JP61214283A patent/JPS6369097A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119775A (ja) * | 1987-11-04 | 1989-05-11 | Mitsubishi Electric Corp | スキャンレジスタラッチ |
| JP2521991B2 (ja) * | 1987-11-04 | 1996-08-07 | 三菱電機株式会社 | スキャンレジスタラッチ |
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