JP3038757B2 - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JP3038757B2 JP3038757B2 JP2024092A JP2409290A JP3038757B2 JP 3038757 B2 JP3038757 B2 JP 3038757B2 JP 2024092 A JP2024092 A JP 2024092A JP 2409290 A JP2409290 A JP 2409290A JP 3038757 B2 JP3038757 B2 JP 3038757B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- gate
- shift register
- bit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタ回路に関し、特に１ビットの
データを転送する場合のシフトレジスタ回路に関する。
データを転送する場合のシフトレジスタ回路に関する。
第５図は従来のシフトレジスタ回路の一例の回路図で
ある。
ある。
このシフトレジスタ回路は、CMOS構造のトランスファ
ーゲートTGとインバータ２及びクロックドインバータ３
の逆並列とをカスケード接続した二つのラッチ回路L1,L
2をカスケード接続した４段のレジスタ部1C1〜1C4を有
し、各段のレジスタ部から各ビットの信号S1b〜S4bを出
力している。
ーゲートTGとインバータ２及びクロックドインバータ３
の逆並列とをカスケード接続した二つのラッチ回路L1,L
2をカスケード接続した４段のレジスタ部1C1〜1C4を有
し、各段のレジスタ部から各ビットの信号S1b〜S4bを出
力している。
第６図に示すように、データ入力DINを入力すると、
クロック信号φの各立上り時点で１ビットずつ上位ビッ
トへ“H"レベルのデータがシフトする。
クロック信号φの各立上り時点で１ビットずつ上位ビッ
トへ“H"レベルのデータがシフトする。
上述した従来のシフトレジスタ回路は、クロックφの
立上りで、下位ビットから上位ビットへデータがシフト
されていく。
立上りで、下位ビットから上位ビットへデータがシフト
されていく。
すなわち、クロックφの１周期に１ビットのみしかデ
ータがシフトできない。
ータがシフトできない。
だから、高速でデータをシフトする場合には、クロッ
クφもその高速周期で入力しなければならないという欠
点があった。
クφもその高速周期で入力しなければならないという欠
点があった。
またビット数が多いと回路を構成するMOSトランジス
タの数が多く小型化し難いという欠点もあった。
タの数が多く小型化し難いという欠点もあった。
本発明の目的は、高速特性を有する小型なシフトレジ
スタ回路を提供することにある。
スタ回路を提供することにある。
本発明のシフトレジスタ回路は、下位ビットからの入
力信号をトランスファーゲートのソースに供給し、前記
トランスファーゲートのドレインと、逆並列しているイ
ンバータの入力端とクロックドインバータの出力端とを
接続し、前記インバータの出力端と前記クロックドイン
バータ入力端を２入力論理ゲートの一方の入力端に接続
し、他方の入力端にクロック信号を入力し、前記２入力
論理ゲートの出力端を上位ビットの入力端に接続するレ
ジスタ部を複数段カスケード接続して構成されている。
力信号をトランスファーゲートのソースに供給し、前記
トランスファーゲートのドレインと、逆並列しているイ
ンバータの入力端とクロックドインバータの出力端とを
接続し、前記インバータの出力端と前記クロックドイン
バータ入力端を２入力論理ゲートの一方の入力端に接続
し、他方の入力端にクロック信号を入力し、前記２入力
論理ゲートの出力端を上位ビットの入力端に接続するレ
ジスタ部を複数段カスケード接続して構成されている。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の回路図である。
本実施例のシフトレジスタ回路は、各レジスタ部1a1
〜1a5をトランスファーゲートTGとインバータ２及びク
ロックドインバータ３との並列回路とをカスケード接続
したラッチ回路L1と、一方の入力端がクロック信号φを
入力するNORゲート４で構成している。
〜1a5をトランスファーゲートTGとインバータ２及びク
ロックドインバータ３との並列回路とをカスケード接続
したラッチ回路L1と、一方の入力端がクロック信号φを
入力するNORゲート４で構成している。
すなわち、第５図で示した従来のレジスタ部1C1を構
成している２組の直列に接続されたラッチ回路L1,L2の
後段の部分L2が、本発明の実施例では、NORゲート５に
なっている。
成している２組の直列に接続されたラッチ回路L1,L2の
後段の部分L2が、本発明の実施例では、NORゲート５に
なっている。
第２図は第１図の回路の動作を説明するための各信号
のタイミング図である。
のタイミング図である。
入力信号DINを入力すると、クロックφの各立上りと
立下り時点で“H"レベルのデータが下位ビットから上位
ビットへシフトしている。
立下り時点で“H"レベルのデータが下位ビットから上位
ビットへシフトしている。
ここで、シフト速度は従来の２倍となっている。
第３図は、本発明の第２の実施例の回路図である。
本実施例においては、第１図のシフトレジスタ部1a1
〜1a5のNORゲート４をNANDゲート５に置換したことが異
る点以外は、第１の実施例のシフトレジスタ回路と同様
である。
〜1a5のNORゲート４をNANDゲート５に置換したことが異
る点以外は、第１の実施例のシフトレジスタ回路と同様
である。
このシフトレジスタ回路では、第４図に示すように、
NANDゲート５にもトランスファーゲートTGのゲートにも
同相のクロック信号φを入力するので、１ビット分の
“L"レベルのデータが、クロックの各立上りと立下り時
点で下位ビットから上位ビットへ高速にシフトしてい
る。
NANDゲート５にもトランスファーゲートTGのゲートにも
同相のクロック信号φを入力するので、１ビット分の
“L"レベルのデータが、クロックの各立上りと立下り時
点で下位ビットから上位ビットへ高速にシフトしてい
る。
以上説明したように本発明は、従来のシフトレジスタ
の１ビットを構成している２組の直列に接続されたラッ
チ回路の後段の部分を、クロックを一方の入力とする２
入力NORゲート又は２入力NANDゲートにすることによ
り、クロックの立上りと立下り時点にデータを下位ビッ
トから上位ビットへシフトできる。
の１ビットを構成している２組の直列に接続されたラッ
チ回路の後段の部分を、クロックを一方の入力とする２
入力NORゲート又は２入力NANDゲートにすることによ
り、クロックの立上りと立下り時点にデータを下位ビッ
トから上位ビットへシフトできる。
すなわち、クロックの１周期に２ビット分データをシ
フトでき、データシフトのスピードを速くできるという
効果がある。
フトでき、データシフトのスピードを速くできるという
効果がある。
また、従来のシフトレジスタ回路を構成するラッチ回
路に比べて、２入力NORゲート又は２入力NANDゲートの
方が、トランジスタレベルで計算すると４つ少ないの
で、素子数を減らすことができるという第２の効果があ
る。
路に比べて、２入力NORゲート又は２入力NANDゲートの
方が、トランジスタレベルで計算すると４つ少ないの
で、素子数を減らすことができるという第２の効果があ
る。
第１図は本発明の第１の実施例の回路図、第２図は、第
１図の回路の動作を説明するための各信号のタイミング
図、第３図は本発明の第２の実施例の回路図、第４図
は、第３図の回路の動作を説明するための各信号のタイ
ミング図、第５図は、従来のシフトレジスタ回路の一例
の回路図、第６図は、第５図の回路の動作を説明するた
めの各信号のタイミング図である。 1a1〜1a5,1b1〜1b5……シフトレジスタ部、２……イン
バータ、３……クロックドインバータ、４……２入力NO
Rゲート、５……２入力NANDゲート、DIN……入力信号、
D0……出力信号、L1,L2……ラッチ回路、S1a〜S5a,S1b
〜S5b……ビット信号、TG……トランスファーゲート、
φ……クロック信号。
１図の回路の動作を説明するための各信号のタイミング
図、第３図は本発明の第２の実施例の回路図、第４図
は、第３図の回路の動作を説明するための各信号のタイ
ミング図、第５図は、従来のシフトレジスタ回路の一例
の回路図、第６図は、第５図の回路の動作を説明するた
めの各信号のタイミング図である。 1a1〜1a5,1b1〜1b5……シフトレジスタ部、２……イン
バータ、３……クロックドインバータ、４……２入力NO
Rゲート、５……２入力NANDゲート、DIN……入力信号、
D0……出力信号、L1,L2……ラッチ回路、S1a〜S5a,S1b
〜S5b……ビット信号、TG……トランスファーゲート、
φ……クロック信号。
Claims (1)
- 【請求項１】下位ビットからの入力信号をトランスファ
ーゲートのソースに供給し、前記トランスファーゲート
のドレインと、逆並列しているインバータの入力端とク
ロックドインバータの出力端とを接続し、前記インバー
タの出力端と前記クロックドインバータの入力端とを２
入力論理ゲートの一方の入力端に接続し、他方の入力端
にクロック信号を入力し、前記２入力論理ゲートの出力
端を上位ビットの入力端に接続するレジスタ部を複数段
カスケード接続することを特徴とするシフトレジスタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024092A JP3038757B2 (ja) | 1990-02-01 | 1990-02-01 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024092A JP3038757B2 (ja) | 1990-02-01 | 1990-02-01 | シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03228297A JPH03228297A (ja) | 1991-10-09 |
| JP3038757B2 true JP3038757B2 (ja) | 2000-05-08 |
Family
ID=12128737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024092A Expired - Fee Related JP3038757B2 (ja) | 1990-02-01 | 1990-02-01 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038757B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102512135B1 (ko) * | 2018-07-12 | 2023-03-21 | 주식회사 경동나비엔 | 전기 집진 필터 |
| KR102623665B1 (ko) * | 2018-11-16 | 2024-01-11 | 주식회사 경동나비엔 | 전기 집진 필터 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4707858B2 (ja) * | 2001-03-28 | 2011-06-22 | ソニー株式会社 | シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置 |
| CN102708816B (zh) * | 2012-03-02 | 2013-06-12 | 京东方科技集团股份有限公司 | 移位寄存器、栅极驱动装置和显示装置 |
| CN102707586B (zh) | 2012-05-21 | 2013-12-18 | 京东方科技集团股份有限公司 | 一种前烘设备及其排气方法 |
| CN110675803B (zh) * | 2019-11-14 | 2023-06-23 | 京东方科技集团股份有限公司 | 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 |
-
1990
- 1990-02-01 JP JP2024092A patent/JP3038757B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102512135B1 (ko) * | 2018-07-12 | 2023-03-21 | 주식회사 경동나비엔 | 전기 집진 필터 |
| KR102623665B1 (ko) * | 2018-11-16 | 2024-01-11 | 주식회사 경동나비엔 | 전기 집진 필터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03228297A (ja) | 1991-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4645944A (en) | MOS register for selecting among various data inputs | |
| KR900008023B1 (ko) | 대규모 반도체 논리장치 | |
| US4710650A (en) | Dual domino CMOS logic circuit, including complementary vectorization and integration | |
| US4621338A (en) | CMOS adder using exclusive OR and/or exclusive-NOR gates | |
| JP2003501935A (ja) | 四相クロック構成用シングルレール・ドミノロジック | |
| JP2002198801A (ja) | 汎用ロジックモジュール及びこれを用いたセル | |
| JPH0378718B2 (ja) | ||
| US4831578A (en) | Binary adder | |
| JP3038757B2 (ja) | シフトレジスタ回路 | |
| JPS6159014B2 (ja) | ||
| JP2004064557A (ja) | フリップフロップ回路およびシフトレジスタ | |
| US4297591A (en) | Electronic counter for electrical digital pulses | |
| US6489811B2 (en) | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width | |
| US6320421B1 (en) | Logic circuit | |
| JP2786463B2 (ja) | フリップフロップ回路 | |
| US6646465B2 (en) | Programmable logic device including bi-directional shift register | |
| JP4201833B2 (ja) | 非同期動作副回路の動作のタイミングを調節する回路 | |
| US6794903B2 (en) | CMOS parallel dynamic logic and speed enhanced static logic | |
| US4893269A (en) | Adder cell for carry-save arithmetic | |
| JPH0778068A (ja) | 半導体集積回路 | |
| JPS6137718B2 (ja) | ||
| US4621370A (en) | Binary synchronous count and clear bit-slice module | |
| JP2567463B2 (ja) | プロブラマブル入出力回路 | |
| JP2508041B2 (ja) | インクリメント回路 | |
| JP3143022B2 (ja) | Ｊ−ｋフリップフロップ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |