JPS607697A - 相補型半導体集積回路 - Google Patents
相補型半導体集積回路Info
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- JPS607697A JPS607697A JP58114601A JP11460183A JPS607697A JP S607697 A JPS607697 A JP S607697A JP 58114601 A JP58114601 A JP 58114601A JP 11460183 A JP11460183 A JP 11460183A JP S607697 A JPS607697 A JP S607697A
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- JP
- Japan
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- circuit
- channel
- semiconductor integrated
- clock
- complementary
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Shift Register Type Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型ＭＯ８措造素子を用いた相補型半導体集
積回路に係り、特にクロック入力信号を単一化すること
ができる相補型半導体集積回路に関するものである。
積回路に係り、特にクロック入力信号を単一化すること
ができる相補型半導体集積回路に関するものである。
従来のＣ−ＭＯＳシフトレジスタ回路の例を第１図およ
び第２図に示し説明すると、図において、（１）はデー
タ入力信号が印加されるデータ入力端子、（２）はデー
タ出力信号が得られるデータ出力端子である。
び第２図に示し説明すると、図において、（１）はデー
タ入力信号が印加されるデータ入力端子、（２）はデー
タ出力信号が得られるデータ出力端子である。
そして、この第１図に示す回路は、記憶回路要素（以下
、レジスタ回路と呼称する） （３１） 、 （３ｚ）
・・・（３ｎ）を第４の導電型ＭＯ８）ランジスタ（以
下ＮｃｈＦＥＴと略称する） （４１、（！５１ 、
（６１・・・を介して直列に結合し、そのＮｃｈＦＥＴ
（４７〜（６１の各ゲートに、そのゲートに接続したク
ロック入力端子＋７１ 、 （８ね（り）に印加される
クロック信号φとその反転信号φを交互に入力するよう
に構成されている。
、レジスタ回路と呼称する） （３１） 、 （３ｚ）
・・・（３ｎ）を第４の導電型ＭＯ８）ランジスタ（以
下ＮｃｈＦＥＴと略称する） （４１、（！５１ 、
（６１・・・を介して直列に結合し、そのＮｃｈＦＥＴ
（４７〜（６１の各ゲートに、そのゲートに接続したク
ロック入力端子＋７１ 、 （８ね（り）に印加される
クロック信号φとその反転信号φを交互に入力するよう
に構成されている。
第２図は第１図のＮＣｌｌＦＥＴの代わりに、ＮｃｈＦ
ＥＴと第２の導電型ＭＯ８＋−ランジスタ（以下、Ｐｃ
ｈＦ、ＥＴと略称する）を接続し、ＮｃｈＦＥＴのゲー
ト入力とＰｃｈＦＥＴのゲート入力にそれぞれ互いに反
転のクロック信号φ、■を入れるように構成されている
。
ＥＴと第２の導電型ＭＯ８＋−ランジスタ（以下、Ｐｃ
ｈＦ、ＥＴと略称する）を接続し、ＮｃｈＦＥＴのゲー
ト入力とＰｃｈＦＥＴのゲート入力にそれぞれ互いに反
転のクロック信号φ、■を入れるように構成されている
。
このように構成されたＣ−ＭＯＳシフトレジスタ回路の
動作を第１図を用いて説明する。まず、クロック信号φ
がＮｃｈＦｆｆＴのしきい値電圧以上の状態（以下、Ｈ
”状態と呼称する）になったとき、ＮｃｈＦＥＴ（Ｊが
オンする。そして、このＮｃ ｈＦＥＴ（４）がオンす
ると、データ入力端子（１）からの入力信号が第１番目
のレジスタ回路（３１）に導入される。
動作を第１図を用いて説明する。まず、クロック信号φ
がＮｃｈＦｆｆＴのしきい値電圧以上の状態（以下、Ｈ
”状態と呼称する）になったとき、ＮｃｈＦＥＴ（Ｊが
オンする。そして、このＮｃ ｈＦＥＴ（４）がオンす
ると、データ入力端子（１）からの入力信号が第１番目
のレジスタ回路（３１）に導入される。
このとき、クロック信号φの反転信号７はｏ■状態（以
下、Ｌ”状態と呼称する）であるから、ＮｃｈＦＥＴ（
５１はオフしている。つぎに、クロック信号φが”Ｌ”
状態になると、Ｎｃ ｈＦＥＴ（４Ｊはオフし、クロッ
ク信号φの反転信号７が”Ｈ”状態になるので、 Ｎｃ
ｈＦＥＴ（５１がオンする。したがって、第１番目のレ
ジスタ回路（３１）の内容が第２番目のレジスタ回路（
３２）に入る。
下、Ｌ”状態と呼称する）であるから、ＮｃｈＦＥＴ（
５１はオフしている。つぎに、クロック信号φが”Ｌ”
状態になると、Ｎｃ ｈＦＥＴ（４Ｊはオフし、クロッ
ク信号φの反転信号７が”Ｈ”状態になるので、 Ｎｃ
ｈＦＥＴ（５１がオンする。したがって、第１番目のレ
ジスタ回路（３１）の内容が第２番目のレジスタ回路（
３２）に入る。
以下、クロック信号の変化と共に、レジスタ回路の内容
がその右側のレジスタ回路へ入っていく。
がその右側のレジスタ回路へ入っていく。
しかしながら、このような回路においては、上述のよう
にクロック信号φとその反転信号φの２種類のクロック
信号がシフトレジスタにおいて必要であった。
にクロック信号φとその反転信号φの２種類のクロック
信号がシフトレジスタにおいて必要であった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
はクロック入力信号を単一化することができ、これに伴
って回路構成を簡素化し集積度も向上する相補型半導体
集積回路を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
はクロック入力信号を単一化することができ、これに伴
って回路構成を簡素化し集積度も向上する相補型半導体
集積回路を提供することにある。
このような目的を達成するため、本発明はＮｃｈＦＥＴ
とＰｃｈＦＥＴを交互にレジスタ回路間にトランスミッ
ションゲートとして接続するようにしたものである。
とＰｃｈＦＥＴを交互にレジスタ回路間にトランスミッ
ションゲートとして接続するようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第３図は本発明による相補型半導体集積回路の一実施例
を示す回路図で、本発明をシフトレジスタ回路に適用し
た場合の一例を示すものである。
を示す回路図で、本発明をシフトレジスタ回路に適用し
た場合の一例を示すものである。
この第３図において第１図および第２図と同一符号のも
のは相当部分を示し、（１０）はＮｃｈＦＨＴ、 （Ｌ
ＩＪはＰｃｈＦＥＴ１Ｑ２１はＮ ｃ ｈ ＦＥＴで、
これらは交互にレジスタ回路（３１）〜（３ｎ）間にト
ランスミッションゲートとして接続されている。そして
、このレジスタ回路（３１）〜（３ｎ）がＮｃｈＦｆｆ
ＴＱＯＪ 、 ＰｃｂＦＥＴ（ｌυ、 ＮｃｈＦＥＴ（
１々・・・・・・の通過制御型トランジスタによって直
列に結合されると共に、この通過制御型トランジスタの
ゲートがそれぞれクロック入力端子（７１、（８１、（
９）・・・・−・に接続され、奇数番目の痛過制御型ト
ランジスタがＮｃｈＦＥＴ 、偶数番目の通過制御型ト
ランジスタがＰ ｃ ｈ Ｆ Ｊ（’Ｉ１．”でそれぞ
れ構成されている。
のは相当部分を示し、（１０）はＮｃｈＦＨＴ、 （Ｌ
ＩＪはＰｃｈＦＥＴ１Ｑ２１はＮ ｃ ｈ ＦＥＴで、
これらは交互にレジスタ回路（３１）〜（３ｎ）間にト
ランスミッションゲートとして接続されている。そして
、このレジスタ回路（３１）〜（３ｎ）がＮｃｈＦｆｆ
ＴＱＯＪ 、 ＰｃｂＦＥＴ（ｌυ、 ＮｃｈＦＥＴ（
１々・・・・・・の通過制御型トランジスタによって直
列に結合されると共に、この通過制御型トランジスタの
ゲートがそれぞれクロック入力端子（７１、（８１、（
９）・・・・−・に接続され、奇数番目の痛過制御型ト
ランジスタがＮｃｈＦＥＴ 、偶数番目の通過制御型ト
ランジスタがＰ ｃ ｈ Ｆ Ｊ（’Ｉ１．”でそれぞ
れ構成されている。
つぎにこの第３図に示す実施例の動作を説明する。
まず、クロック入力端子（７１、（９１に印加されるク
ロック信号φが“Ｈ”状態になると、ＮｃｈＦＥＴ（１
０１およびＮｃ ｈＦＥＴ （１２１がオン状態に移行
する。そして、データ入力端子（１）からの入力信号が
第１番目のレジスタ回路（３１）に入力される。このと
き、クロック入力端子（８）に印加されるクロック信号
φは′Ｈ”状態であるためＰｃｈＦＥＴ（ＩＩＪはオフ
しているので、第１番目のレジスタ回路（３１）のレジ
スタ内容はその次のレジスタ回路（３２）には伝搬され
ない。
ロック信号φが“Ｈ”状態になると、ＮｃｈＦＥＴ（１
０１およびＮｃ ｈＦＥＴ （１２１がオン状態に移行
する。そして、データ入力端子（１）からの入力信号が
第１番目のレジスタ回路（３１）に入力される。このと
き、クロック入力端子（８）に印加されるクロック信号
φは′Ｈ”状態であるためＰｃｈＦＥＴ（ＩＩＪはオフ
しているので、第１番目のレジスタ回路（３１）のレジ
スタ内容はその次のレジスタ回路（３２）には伝搬され
ない。
つぎに、クロック入力端子（８）に印加されるクロック
信号φが”Ｌ”状態になると、ＰｃｈＦＥＴ（１４）が
オン状態に移行する。そして、このＰｃｈＦＥＴ（ｌυ
がオンすると、第１番目のレジスタ回路（３１）の内容
が第２番目のレジスタ回路（３２）に伝搬される。
信号φが”Ｌ”状態になると、ＰｃｈＦＥＴ（１４）が
オン状態に移行する。そして、このＰｃｈＦＥＴ（ｌυ
がオンすると、第１番目のレジスタ回路（３１）の内容
が第２番目のレジスタ回路（３２）に伝搬される。
このとき、クロック入力端子（７） 、 （９１に印加
されるクロック信号φはＬ”状態であるためＮｃｈＦＥ
ＴＱｌ 、 （１２）はオフしているので、第２番目の
レジスタ回路（３２）の内容はその次のレジスタ回路に
は伝搬されず、また、第１番目のレジスタ回路（３１）
にデータ入力端子ｆｉｌから入力信号は入らない。
されるクロック信号φはＬ”状態であるためＮｃｈＦＥ
ＴＱｌ 、 （１２）はオフしているので、第２番目の
レジスタ回路（３２）の内容はその次のレジスタ回路に
は伝搬されず、また、第１番目のレジスタ回路（３１）
にデータ入力端子ｆｉｌから入力信号は入らない。
このように、この第３図に示す実施例の回路においては
、単一のクロック信号によってシフトレジスタの動作を
行うことができる。
、単一のクロック信号によってシフトレジスタの動作を
行うことができる。
第４図は本発明の他の実施例を示す回路図で、第３図に
おける記憶回路要素がインバータ回路であるシフトレジ
スタ回路の一例を示すものである。
おける記憶回路要素がインバータ回路であるシフトレジ
スタ回路の一例を示すものである。
この第４図において第３図と同一部分には同一符号を付
して説明を省略する。Ｑ３１ 、 （＋４１は相補型Ｍ
Ｏ８回路で構成したインバータ回路で、このインバータ
回路（１３１、（１４１はＮｃｈＩｉ’ＥＴ（ｔｏ）と
ＰｃｈＦＥＴ（ＩυおよびＮｃｈＦＥＴ（１２１によっ
て直列に結合されている。
して説明を省略する。Ｑ３１ 、 （＋４１は相補型Ｍ
Ｏ８回路で構成したインバータ回路で、このインバータ
回路（１３１、（１４１はＮｃｈＩｉ’ＥＴ（ｔｏ）と
ＰｃｈＦＥＴ（ＩυおよびＮｃｈＦＥＴ（１２１によっ
て直列に結合されている。
つぎにこの第４図に示す実施例の動作を説明する。
まず、ＮＣｌｌＦＥＴ （１０）はそのクロック入力端
子（７）に印加されるクロック信号φが”Ｈ”状態のと
きオンし、データ入力端子ｆｌ）からの入力信号はイン
バータ回路α〜に入る。つぎに、この入力信号はＮｃ
ｈＦＥＴα０）とインバータ回路（１３１の間のゲート
容量によって保持され、クロック入力端子（８）に印加
されるクロック信号φが”Ｌ”状態のときＰｃｈＦＰ３
Ｔａυがオンし、インバータ回路（１（イ）に上記デー
タ入力信号が入力される。
子（７）に印加されるクロック信号φが”Ｈ”状態のと
きオンし、データ入力端子ｆｌ）からの入力信号はイン
バータ回路α〜に入る。つぎに、この入力信号はＮｃ
ｈＦＥＴα０）とインバータ回路（１３１の間のゲート
容量によって保持され、クロック入力端子（８）に印加
されるクロック信号φが”Ｌ”状態のときＰｃｈＦＰ３
Ｔａυがオンし、インバータ回路（１（イ）に上記デー
タ入力信号が入力される。
したがって、この第４図に示す実施例の回路は第３図に
示す回路と同様に、単一のクロック信号によって動作す
ることができるシフトレジスタ回路である。そして、こ
の第４図に示す実施例は、記憶回路要素が相補型ＭＯ８
回路で構成したインバータ回路であり、情報の記憶がそ
のインバータ回路の入力容量で動的に行われる。
示す回路と同様に、単一のクロック信号によって動作す
ることができるシフトレジスタ回路である。そして、こ
の第４図に示す実施例は、記憶回路要素が相補型ＭＯ８
回路で構成したインバータ回路であり、情報の記憶がそ
のインバータ回路の入力容量で動的に行われる。
なお、上記第３図および第４図に示す実施例のようなＰ
ｃｈＦＥＴとＮｃｈＦＥＴの併用によるクロック入力信
号の簡易化は、Ｄ型フリップフロップ回路においても使
用することができる。そして、この場合、ＰｃｈＦＥＴ
とＮｃｈＦＥＴによりＤ型フリップフロップ回路におけ
る２つのクロック信号入力トランジスタ間のインバータ
を省略することができ、集積度を向上することができる
。
ｃｈＦＥＴとＮｃｈＦＥＴの併用によるクロック入力信
号の簡易化は、Ｄ型フリップフロップ回路においても使
用することができる。そして、この場合、ＰｃｈＦＥＴ
とＮｃｈＦＥＴによりＤ型フリップフロップ回路におけ
る２つのクロック信号入力トランジスタ間のインバータ
を省略することができ、集積度を向上することができる
。
〔発明の効果〕
以上説明したように、本発明によれば、Ｃ−ＭＯＳシフ
トレジスタ回路をＰｃｈＦＥＴとＮｃｈＦＥＴをそれぞ
れ単体のトランスミッションゲートとして用い、従来２
種類のクロック信号を要したシフトレジスタ回路を単一
のクロック信号で動作するよう構成したので、回路構成
力柚ｎ単になり、これに伴って集積度も向上するので、
実用上の効果は極めて大である。才た、クロック信号を
単一化した単一クロック信号を用いるので、クロック間
の調整も不要になるという点において極めて有効である
。
トレジスタ回路をＰｃｈＦＥＴとＮｃｈＦＥＴをそれぞ
れ単体のトランスミッションゲートとして用い、従来２
種類のクロック信号を要したシフトレジスタ回路を単一
のクロック信号で動作するよう構成したので、回路構成
力柚ｎ単になり、これに伴って集積度も向上するので、
実用上の効果は極めて大である。才た、クロック信号を
単一化した単一クロック信号を用いるので、クロック間
の調整も不要になるという点において極めて有効である
。
このように、本発明によれば従来のこの種のＣ−ＭＯＳ
シフトレジスタ回路に比して多大の効果があり、クロッ
ク入力信号を単一化することのできる相補型半導体集積
回路としては独自のものである。
シフトレジスタ回路に比して多大の効果があり、クロッ
ク入力信号を単一化することのできる相補型半導体集積
回路としては独自のものである。
第１図および第２図は従来のＣ−ＭＯＳシフトレジスタ
の例を示す回路図、第３図は本発明による相補型半導体
集積回路の一実施例を示す回路図、第４図は本発明の他
の実施例を示す回路図である。 （１）・・・命データ入力端子、（２）・拳・・データ
出力端子、（３１）〜（３ｎ）・・・・レジスタ回路（
記憶回路要素）、（７１〜（９）・・・・クロック入力
端子、（１０１、（１２）・・・・ＮｃｈＦＥＴ（第１
導電型ＭＯＳトランジスタ）、（ＩＩＪ −−＠＠Ｐｃ
ｈＦＥＴ （ｍ ２ ａ％型ＭＯＳトランジスタ）、０
３Ｌ（１４）・・・・インツイータ回路。 代理人 大 岩 増 雄 特許庁長官殿 １．事件の表示 特願昭５８−１１４６０１号２、発明
の名称 相補型半導体集積回路３、補正をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 ｉｌｌ 明細書の特許請求の範囲の欄 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２１同書第２頁第５行の１構造」の後に「（以下、Ｃ
ＭＯ８と略称する）」の文章を加入する。 （３）同書第８頁第９行の「回路」を「トランジスタ」
と補正する。 以上 別 紙 ［（１）データ入力信号が印加されるデータ入力端子と
データ出力信号が得られるデータ出力信号およびクロッ
ク信号が印加されるクロック入力端子を備えだ論理回路
であって、相補型ＭＯＳトランジスタからなる少なくと
も２つ以上の記憶回路要素を有し、この記憶回路要素が
通過制御型トランジスタを介して直列に結合されると共
に、前記通過制御型トランジスタのゲートが前記クロッ
ク入力端子に接続され、かつ奇数番目の通過制御型トラ
ンジスタが第１導電型ＭＯＳトランジスタで構成され偶
数番目の通過制御型トランジスタが第２導直型ＭＯ８Ｉ
−ランジスタで構成されることを％徴とする相補型半導
体集積回路。 （２１記憶回路要素を相補型ＭＯ８）ランジスタで形成
したインバータ回路で構成し、情報の記憶が前記インバ
ータ回路の入力容量で動的に行われるようにしたことを
特徴とする特許請求の範囲第１項記載の相補型半導体集
積回路。」以上 −八〇八−
の例を示す回路図、第３図は本発明による相補型半導体
集積回路の一実施例を示す回路図、第４図は本発明の他
の実施例を示す回路図である。 （１）・・・命データ入力端子、（２）・拳・・データ
出力端子、（３１）〜（３ｎ）・・・・レジスタ回路（
記憶回路要素）、（７１〜（９）・・・・クロック入力
端子、（１０１、（１２）・・・・ＮｃｈＦＥＴ（第１
導電型ＭＯＳトランジスタ）、（ＩＩＪ −−＠＠Ｐｃ
ｈＦＥＴ （ｍ ２ ａ％型ＭＯＳトランジスタ）、０
３Ｌ（１４）・・・・インツイータ回路。 代理人 大 岩 増 雄 特許庁長官殿 １．事件の表示 特願昭５８−１１４６０１号２、発明
の名称 相補型半導体集積回路３、補正をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 ｉｌｌ 明細書の特許請求の範囲の欄 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２１同書第２頁第５行の１構造」の後に「（以下、Ｃ
ＭＯ８と略称する）」の文章を加入する。 （３）同書第８頁第９行の「回路」を「トランジスタ」
と補正する。 以上 別 紙 ［（１）データ入力信号が印加されるデータ入力端子と
データ出力信号が得られるデータ出力信号およびクロッ
ク信号が印加されるクロック入力端子を備えだ論理回路
であって、相補型ＭＯＳトランジスタからなる少なくと
も２つ以上の記憶回路要素を有し、この記憶回路要素が
通過制御型トランジスタを介して直列に結合されると共
に、前記通過制御型トランジスタのゲートが前記クロッ
ク入力端子に接続され、かつ奇数番目の通過制御型トラ
ンジスタが第１導電型ＭＯＳトランジスタで構成され偶
数番目の通過制御型トランジスタが第２導直型ＭＯ８Ｉ
−ランジスタで構成されることを％徴とする相補型半導
体集積回路。 （２１記憶回路要素を相補型ＭＯ８）ランジスタで形成
したインバータ回路で構成し、情報の記憶が前記インバ
ータ回路の入力容量で動的に行われるようにしたことを
特徴とする特許請求の範囲第１項記載の相補型半導体集
積回路。」以上 −八〇八−
Claims (2)
- （１）データ入力信号が印加きれるデータ入力端子とデ
ータ出力信号が得られるデータ出力端子およびクロック
信号が印加さり、るクロック入力端子を備えた論理回路
であって、相補型ＭＯＳトランジスタからなる少くとも
２つ以上の記憶回路要素を有し、この記憶回路要素が通
過制御型トランジスタを介して直列に結合されると共に
、前記通過ｆｆ！ＩＩＩｍ トランジスタのゲートが前
記クロック入力端子に接続され、かつにｊ・えｔ番目の
通過制御型トランジスタが第１４電型ＭＯ８トランジス
タで楢成され偶数番目の通過制御型トランジスタが第２
導電型ＭＯ８トランジスタで借成されることを特徴とす
る相補型半導体集積回路。 - （２）記憶回路要素を相補ｍ、ＭＯ８回路で形成したイ
ンバータ回路で借成ｊ〜、情報の記憶が前記インバータ
回路の入力容重で動的に行われるようにしたことを特徴
とする特許請求の１１値囲第１項記載の相補型半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114601A JPS607697A (ja) | 1983-06-24 | 1983-06-24 | 相補型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114601A JPS607697A (ja) | 1983-06-24 | 1983-06-24 | 相補型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607697A true JPS607697A (ja) | 1985-01-16 |
Family
ID=14641933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114601A Pending JPS607697A (ja) | 1983-06-24 | 1983-06-24 | 相補型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607697A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4802136A (en) * | 1984-08-07 | 1989-01-31 | Kabushiki Kaisha Toshiba | Data delay/memory circuit |
| JPS6439698A (en) * | 1987-08-04 | 1989-02-09 | Mitsubishi Electric Corp | Shift circuit |
| JPH06139790A (ja) * | 1992-10-27 | 1994-05-20 | Nippon Steel Corp | 論理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5014504A (ja) * | 1973-06-13 | 1975-02-15 |
-
1983
- 1983-06-24 JP JP58114601A patent/JPS607697A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5014504A (ja) * | 1973-06-13 | 1975-02-15 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4802136A (en) * | 1984-08-07 | 1989-01-31 | Kabushiki Kaisha Toshiba | Data delay/memory circuit |
| JPS6439698A (en) * | 1987-08-04 | 1989-02-09 | Mitsubishi Electric Corp | Shift circuit |
| JPH06139790A (ja) * | 1992-10-27 | 1994-05-20 | Nippon Steel Corp | 論理回路 |
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