JPS6359221A - デインタリ−ブ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、クロスインタリープ処理されたディジタル
ディジタルを、正確に配列復元できるようにしたデイン
タリーブ回路に関する。

「従来の技術」 オーディオ信号をディジタル信号に変えて磁気テープに
記録するディジタルオーディオチーブレコーダ（以下、
ＤＡＴと呼ぶ）には、磁気ヘッドの形式に応じて回転ヘ
ッド式と固定ヘッド式の２通りの方式がある。固定ヘッ
ド式の場合、例えば量子化ビットが１６ビツトで、サン
プリング周波数が４８ｋＨｚで符号化されたオーディオ
信号を、薄膜ヘッドを積層したマルチトラックヘッドを
介して磁気テープに記録する。第５図に信号再生系の概
略を示す従来の固定ヘッド式ＤＡＴ　１は、磁気テープ
にディンタル記録された左右チャンネルのオーディオ信
号を、マルチトラックヘッド２が読み出し、読み出した
信号をディジタル復調回路３に供給する。ディジタル復
調回路３は、ビットクロックを再生する一方、フレーム
同期に必要な同期信号を検出したり、８−１０復調を行
ったりする。このディジタル復調回路３にて復調された
信号は、ディンクリープ回路４に供給され、信号記録時
に施されたクロスインタリーブ処理の逆の処理を受けた
のち、ＤＡ変換回路５に供給され、左右のアナログ音声
信号に変換される。ディンクリープ回路４には、パリテ
ィデコード回路６が接続してあり、両回路４．６におけ
るデインタリーブ処理とパリティデコード処理或は誤り
訂正処理がほぼ並行して行われる。

ところで、信号記録時に施すクロスインタリーブ処理は
、スクランブル処理とも呼ばれ、磁気テープに記録する
ディジタルデータの配列順序を時間軸上で一定の規約に
従って変更し、磁気テープのトラック方向（横系列）と
これに直行する方向（縦系列）の２方向にデータを分散
配置することで、バーストエラーをランダムエラーに性
格変化させる効果をもつものである。一般に、固定ヘッ
ド式ＤＡＴでは、サブコードデータＳｊが１シンボル、
左右のオーディオデータＬｊ、Ｒｊがそれぞれ６シンボ
ルの計１３シンボルを１ブロック単位とし、この１ブロ
ツクのデータを第６図に示したように９２のブロックに
分散配置させることにより、クロスインタリーブを図っ
ている。なお、同図中、＃ｌから＃２０は、トラック番
号を表す。

［発明が解決しようとする問題点］ 上記従来の固定ヘッド式ＤＡＴ　１のディンクリープ回
路４は、ディジタル復調回路３とディンクリープ回路４
におけるデータの配列復元に必要なスクランブル処理を
、複数のシフトレジスタ回路の組み合わせによって行っ
ており、このため回路構成が複雑化してしまい、しかも
スクランブル処理自体にかなりの時間を要するため、パ
リティデコード回路６におけるデコード処理にも時間的
な制約を与えてしまう等の問題点があった。

［問題点を解決するための手段］ この発明は、上記問題点を解決したものであり、一定数
のデータの集合であるブロックごとに縦系列と横系列の
データ配列を変更することによりクロスインタリーブ処
理されたディジタルデータが供給され、これを記憶する
書き込みと読みだしが随時可能な記憶回路と、この記憶
回路に対するデータの書き込みと読み出しに必要な基準
アドレスを発生する基準アドレス発生回路と、この基準
アドレス発生回路が発生する基準アドレスに対して、配
列復元に必要な一定のオフセットをもって対峠するオフ
セットアドレスを発生し、前記記憶回路に対して書き込
まれ或は読み出されるデータを、実質的に遅延せしめる
オフセットアドレス発生回路と、このオフセットアドレ
ス発生回路と前記基準アドレス発生回路とを動作制御す
るとともに、前記ディジタルデータに対する誤り訂正を
行う制御手段とを設けて構成したことを特徴とするもの
である。

［作用］ この発明は、クロスインタリーブ処理を受けたディジタ
ルデータを、−旦書き込みと読み出しが随時可能な記憶
回路に記憶させ、この記憶回路に対するデータの書き込
みと読み出しを、基準アドレスとこの基準アドレスに対
し配列変更に必要な一定のオフセットをもって対峠する
オフセットアドレスを使って制御することにより、時間
軸上での信号遅延に相当する処理を、デインタリーブマ
ップ等に従って指定されるアドレスを用いて実行すると
ともに、ディジタルデータに対する誤り訂正を併せ実行
する。

［実施例］ 以下、この発明の実施例について、第１図ないし第４図
を参照して説明する。第１図は、この発明のディンクリ
ープ回路を適用した固定ヘッド式ＤＡＴの信号再生系の
一実施例を示す回路構成図、第２．３図は、それぞれ第
１図に示したディンクリープ回路の一実施例を示す回路
図及びその動作を説明するためのフローチャート、第４
図は、第２図に示した回路各部の信号波形図である。

第１図中、固定ヘッド式ＤＡＴＩＩは、ディンクリープ
回路１２に、誤り訂正回路１３とデインタリーブ用記憶
装置としてのＲＡＭ　（随時書き込み読み出しメモリ）
１４と基準アドレス発生回路１５及び水温振動子を内蔵
するシステムクロック発生回路１６等が接続しである。

デインタリーブ用ＲＡＭ１４に対するデータの書き込み
と読み出しに必要な基準アドレスを発生する基準アドレ
ス発生回路Ｉ５は、書き込み基準アドレスと読み出し基
準アドレスの間に、常にブロック間のアドレス距離ｎの
整数倍ｋｎ（ただし、ｋは１から１１までの整数）の距
離が生ずるように監視制御するもので、この監視制御機
能により実施例では±５ブロック範囲内のジッタを吸収
することができる。

デインタリーブ回路１２は、クロスインタリーブ処理の
施された１３シンボルのデータからなる各ブロックを、
−旦デインターリーブに必要なデータ間隔を空けてＲＡ
Ｍ１４に記録し、あらかじめ規定された所定のフォーマ
ットに従って訂正符号を取り除きつつ、データの配列復
元を行うものであり、ＲＡＭ１４の空いているメモリ空
間を埋めるようにしてデータの書き込みと読み出しを行
うことにより、デインタリーブとパリティデコード或は
誤り訂正を並行して行うことができる。ＲＡＭ１４のア
ドレスバスには、基準アドレス発生回路１５から基準ア
ドレスが供給される書き込み用と読み出し用及びデコー
ド用の各オフセットアドレス発生回路２０，３０．４０
が接続しである。

基準アトドレス発生回路Ｉ５が、３個のオフセットアド
レス発生回路２０〜４０の動作基帛となる基準アドレス
を発生し、ブロック間のデインタリーブに必要なデータ
間隔に対応する番地数１３を、ブロックごとに変化させ
るのに対し、オフセットアドレス発生回路２０，３０．
４０は、全シンボルで異なる値をもつオフセットアドレ
スを、あらかじめ設定されたデインタリーブマップに従
って形成する。ここでは、これらのアドレス発生回路１
５．２０，３０．４０に対しクロック信号を供給するシ
ステムクロック発生回路１６とデータの誤りを訂正する
誤り訂正回路１３を一括して特許請求の範囲に記載した
制御手段として、取り扱っており、システムクロック発
生回路１６は、ディジタル復調回路から供給されるブロ
ック同期信号や内蔵する２　４　Ｍ　Ｈｚの基準発振器
の出力等にもとづいて、第４図に示す各種クロック信号
を形成する。

ところで、デインタリーブ回路１２の主要部である書き
込みオフセットアドレス発生回路２０と読み出しオフセ
ットアドレス発生回路３０及びデコードオフセットアド
レス発生回路４０は、はぼ同様の回路構成をなし、それ
ぞれシステムクロック発生回路Ｉ６からのクロック信号
を計数するカウンタ回路２１，３１．４１と、各カウン
タ回路２１．３１．４１の計数出力に従ってデインタリ
ーブマップに記憶させたデータを読み出すＲＯＭ（読み
出し専用メモリ）２２，３２．４２と、各ＲＯＭ２１の
出力に基準アドレス発生回路１５の出力を加算する加算
！２３，３３．４３と、加算器２３，３３．４３の出力
をデータ入力とするＤフリップフロップ回路２４，３４
．４４等からなる。なお、デコードオフセットアドレス
発生回路４０だけは、カウンタ回路４１とＲＯＭ４２の
間に加算器４５が介在しており、カウンタ回路４１の計
数出力にＰ系列とＱ系列の演算用アドレス０又は誤り訂
正用の前系列アドレス−１が加算できるようにしである
。また、この加算器４５の出力は、ｒｔＯＭ４２に対す
る上位６ビツトだけしか与えないため、１１０Ｍ４２の
入力側には下位６ビツトを与えるためのマルチプレック
ス回路４６が接続しである。このマルチプレックス回路
４６は、カウンタ回路４７の計数出力と誤り訂正回路Ｉ
３からのオフセットアドレスとを択一するものであり、
切り替制御端子のロウ、ハイに応じて計数出力かオフセ
ットアドレスかの選択を行う。また、カウンタ回路４１
のクロック信号は、Ｐ２０系列。

Ｑ１３１００各系列演算終了時にロウレベルとなるため
、このクロック信号から第何系列を演算中であるかが判
明できるようになっている。

ここで、統一フォーマットに従ったデインタリーブマッ
プを作成する上で、制御手段は以下の条件を考慮して動
作するものとする。すなわち、データの書き込みと読み
出し及び訂正符号のためのＰデコードとＱデコードとに
、それぞれ１ブロツクずつアドレスを割り当てる。そし
て、各プロツり間に必要に応じてデインタリーブ値ｄｉ
、ｄ２゜ｄ３．ｄ４．ｄ５及びジッタ吸収のための空白
部ＴＩを挿入する。そして、これらの条件を満たすこと
を前提として制御手段が動作した場合、第５図に示すフ
ローチャートに従ったデインタリーブ処理が実行される
。

まず、ステップ（１０１）において、ディジタル復調回
路３からのデータがＲＡＭ１４に書き込まれる。このと
き、基準アドレスは、入力データに含まれるブロック同
期信号に位相ロブクされ、一方オフセットアドレスはＲ
ＯＭ２２内に格納されたデータから読み出される。こう
してデインタリーブ用ＲＡＭ１４内に取り込まれたデー
タは、続くステップ（１０２）において信号遅延の必要
性の有無が判断される。信号遅延を必要としない場合は
、ただちにステップ（１０３）に移行してＱデコード処
理が実行される。Ｑデコード処理におけるデータの指定
には、デコードオフセットアドレス発生回路４０が発生
するアドレスが用いられる。

一方、ステップ（１０２）において信号遅延の必要打つ
と判断された場合は、ステップ（１０４）にて、配列復
元に必要なデインタリーブ値ｄ１〜ｄ５が選択され、続
くステップ（１０３）において選択されたデインタリー
ブ値に相当するオフセットをもつアドレスがデコードオ
フセットアドレス発生回路４０内のＲＯＭ４２から読み
出され、データの指定が行われる。従って、時間軸上で
データを遅延させなくとも、Ｑデコード処理におけるア
ドレスの与え方によって、実質上の信号遅延が実行され
る。

こうして、Ｑデコード処理を受けてそれぞれデインタリ
ーブマップに従った所定のアドレスを付されたデータは
、次にステップ（１０５）において、再び信号遅延の必
要性の有無が判断される。

信号遅延を必要としない場合は、ただちにステップ（１
０６）に移行し、今度はＰデコード処理を受ける。一方
、信号遅延の必要有りと判断された場合は、ステップ（
１０７）にて、配列復元に必要なデインタリーブ値ｄｉ
〜ｄ５が選択され、続くステップ（１０６）において選
択されたデインタリーブ値に相当するオフセットをもつ
アドレスがデコードオフセットアドレス発生回路４０内
のＲＯＭ４２から読み出され、データの指定が行われる
。従って、時間軸上でデータを遅延させなくとも、Ｐデ
コード処理におけるアドレスの与え方によって、実質上
の信号遅延が実行される。

こうして、ＰＱデコード処理とデインタリーブ処理とを
並行して受けたデータは、続くステップ（１０８）にお
いて、読み出しオフセットアドレス発生回路３０が指定
する読み出しオフセットアドレスに従ってデインタリー
ブ用ＲＡ　Ｍ　１４から読み出され、データバスを介し
てＤＡ変換回路５に供給される。なお、誤り訂正回路１
３による誤り訂正は、ＰＱデコード処理結果にもとづき
、ＰＱデコード処理に並行して行われることは言うまで
もない。

このように、上記デインタリーブ回路！２は、情報記録
媒体から読み出したクロスインタリーブ処理を受けたデ
ィジタルデータを、−旦書き込みと読み出しが随時可能
なＲＡＭ＋４に記憶させ、このＲＡＭ１４に対するデー
タの書き込みと読み出しを、基準アドレスとこの基準ア
ドレスに対し配列変更に必要な一定のオフセットをもっ
て対峠するオフセットアドレスを使って制御する構成と
したから、時間軸上での信号遅延に相当する処理を、Ｒ
ＯＭ２２．３２．４２が記憶するデインタリーブマップ
上のアドレスを用いて簡単に実行することができ、従っ
てシフトレジスタ回路等の信号遅延手段を用いることな
く、ＲＡＭ１４に入力したデータを時間軸上で簡単に配
列復元して出力することができ、さらにＲＡＭ１４での
記憶にさいしＰＱデコード処理と誤り訂正処理が実行で
きるから、デインタリーブ処理とパリティデコード処理
及び誤り訂正に必要な時間を大幅に短縮することができ
、これによりディジタルデータの再生が短時間で可能に
なる。

［発明の効果］ 以上説明したように、この発明は、クロスインタリーブ
処理を受けたディジタルデータを、゛−旦書き込みと読
み出しが随時可能な記憶回路に記憶させ、この記憶回路
に対するデータの書き込みと読み出しを、基準アドレス
とこの基準アドレスに対し配列変更に必要な一定のオフ
セットをもって対峠するオフセットアドレスを使って制
御する構・成としたから、時間軸上での信号遅延に相当
する処理を、オフセットアドレスを規定するデインタリ
ーブマップ上のアドレスを用いて簡単に実行することが
でき、従ってシフトレジスタ回路等の信号遅延手段を用
いることなく、記憶回路に人力したデータを時間軸上で
簡単に配列復元して出力することができ、さらに記憶回
路での記憶にさいしＰＱデコード処理と誤り訂正処理が
実行できるから、デインタリーブ処理とパリティデコー
ド処理及び誤り訂正に必要な時間を大幅に短縮すること
ができ、これによりディジタルデータの再生が短時間で
可能になる等の優れた効果を奏する。

【図面の簡単な説明】

第１図は、この発明のディンタリーブ回路を適用した固
定ヘッド式ＤＡＴの信号再生系の一実施例を示す回路構
成図、第２．３図は、それぞれ第１図に示したデインタ
リーブ回路の一実施例を示す回路図及びその動作を説明
するためのフローチャート、第４図は、第２図に示した
回路各部の信号波形図、第５図は、従来の固定ヘッド式
ＤＡＴの一例を示す回路構成図、第６図は、クロスイン
タリーブ処理の施されたディジタルデータの配列パター
ンを示す図である。 １２、、、デインタリーブ回路、１３．．．誤り訂正回
路、１４．、、デインタリーブ用ＲＡＭ。 １５、、、基準アドレス発生回路、１６．、、システム
クロック発生回路、２０．、、書き込みオフセットアド
レス発生回路、３０．、、読み出しオフセットアドレス
発生回路、４０．、、デコードオフセットアドレス発生
回路。

Claims (1)

【特許請求の範囲】
1. 一定数のデータの集合であるブロックごとに縦系列と横
   系列のデータ配列を変更することによりクロスインタリ
   ーブ処理されたディジタルデータが供給され、これを記
   憶する書き込みと読みだしが随時可能な記憶回路と、こ
   の記憶回路に対するデータの書き込みと読み出しに必要
   な基準アドレスを発生する基準アドレス発生回路と、こ
   の基準アドレス発生回路が発生する基準アドレスに対し
   て、配列復元に必要な一定のオフセットをもって対峠す
   るオフセットアドレスを発生し、前記記憶回路に対して
   書き込まれ或は読み出されるデータを、実質的に遅延せ
   しめるオフセットアドレス発生回路と、このオフセット
   アドレス発生回路と前記基準アドレス発生回路とを動作
   制御するとともに、前記ディジタルデータに対する誤り
   訂正を行う制御手段とを設けてなるデインタリーブ回路
   。