JPS59198513A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPS59198513A JPS59198513A JP58073267A JP7326783A JPS59198513A JP S59198513 A JPS59198513 A JP S59198513A JP 58073267 A JP58073267 A JP 58073267A JP 7326783 A JP7326783 A JP 7326783A JP S59198513 A JPS59198513 A JP S59198513A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- channel
- data
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は処理ディジタル情報のデータ配列を変えるため
に用いられるディジタル信号処理装置に関するものであ
る。
に用いられるディジタル信号処理装置に関するものであ
る。
ディジタル情報をもとの配列と異なる配列とするための
処理として例えばインタリープ処理がある。これは、例
えば、オーディオ信号をPCM変調して各種媒体(VT
R、ディスク、コンパクトカセット、テープ等)に記録
したシそこから再生したシする場合に使われる。既にこ
のようなPCM信号記録再生装置(または再生装置)は
実用化されたのもある。このよりなPCM信号は、AI
D変換で得られたデータをそのままのデータ配列の形で
記録されることはなく、データの識別のための周期信号
とこれを先頭にある一定の数の複数データと記録媒体上
での符号誤シに対する訂正・検査符号に、セルフ・クロ
ッキングのためと記録媒体にあわせた変調をかけ記録さ
れる。これを一般にはフレームと呼び、このいくつもの
フレームの流れを使い記録媒体を通してデータ伝送を行
うのが一般的である。
処理として例えばインタリープ処理がある。これは、例
えば、オーディオ信号をPCM変調して各種媒体(VT
R、ディスク、コンパクトカセット、テープ等)に記録
したシそこから再生したシする場合に使われる。既にこ
のようなPCM信号記録再生装置(または再生装置)は
実用化されたのもある。このよりなPCM信号は、AI
D変換で得られたデータをそのままのデータ配列の形で
記録されることはなく、データの識別のための周期信号
とこれを先頭にある一定の数の複数データと記録媒体上
での符号誤シに対する訂正・検査符号に、セルフ・クロ
ッキングのためと記録媒体にあわせた変調をかけ記録さ
れる。これを一般にはフレームと呼び、このいくつもの
フレームの流れを使い記録媒体を通してデータ伝送を行
うのが一般的である。
さらに、何フレームにも及ぶデータ欠落(連続誤シもし
くはバーストψニラ−)に対処できるようにフレームの
中に時間的に連続したデータを含ませずに、互いに異な
る時間遅延を用いて時間的に不連続のデータを集める方
式をとシ、これを一般にはインクリープと呼んでいる。
くはバーストψニラ−)に対処できるようにフレームの
中に時間的に連続したデータを含ませずに、互いに異な
る時間遅延を用いて時間的に不連続のデータを集める方
式をとシ、これを一般にはインクリープと呼んでいる。
例えば第1図のように、時間的に連続するサンプル・デ
ータ6個ずつで各ブロックを構成し、これによって第2
図に示すような第1の配列を形成し、訂正−検査符号p
tを付加する。次に、これを縦に見た列を左からlch
、2ch、・・・・・・7ch とする。ここで2c
h、3(hからa7chtで1ブ四ツクずつ順次遅延す
ると、第3図のようになる。
ータ6個ずつで各ブロックを構成し、これによって第2
図に示すような第1の配列を形成し、訂正−検査符号p
tを付加する。次に、これを縦に見た列を左からlch
、2ch、・・・・・・7ch とする。ここで2c
h、3(hからa7chtで1ブ四ツクずつ順次遅延す
ると、第3図のようになる。
このように得られた第2の配列に対して訂正・検査符号
Qi を付加する。このようにしてこのブロックの先頭
に同期信号を付加し変調して記録媒体に記録する。
Qi を付加する。このようにしてこのブロックの先頭
に同期信号を付加し変調して記録媒体に記録する。
再生されるデータは第2の配列の状態でまずQiをみて
符号誤シか調べられる。仮にこの符号で、1つのデータ
誤りを訂正できるとすると1フレームで1つのランダム
・エラーが訂正できるが、長い連続誤シは訂正できなく
なる。しかし、たとえば、第3図の第2の配列で配列3
がすべて連続誤シをおこしたとしても、これを第2図の
よなな第1の配列に戻すことによってこの配列の状態で
符号誤シを調べると、第2図のW3.W8などのように
配列3のデータは、第1の配列ではすべての別のブロッ
クに入いる。従って、仮に他のデータに誤シがなければ
配列3の連続誤シは第1の配列チェックですべて訂正す
ることができる。一般に第1の配列でi個のデータの訂
正が可能で、第2の配列を形成するのに順次Dフレーム
遅延させるとすると、ixDフレームの連続誤シを訂正
することができる。さて、このようなインタリープと呼
ばれるデータ遅延の方法であるが従来は第4図に示すよ
うにシフト・レジスタで処理されている。 ・
すなわち、AID変換で得られたサンプル・データを一
時記憶素子0から5に順次記憶させ符号化器12で訂正
検査符号Piを生成して付加し、まず第1の配列を形成
する。このあと配列の各ブロックに対して遅延数の異な
るシフトレジスタ6〜11に送る。シフト・レジスタと
してそれぞれのチャンネルが必要な遅延数数用意すれば
、シフト・レジストからは出力として第2の配列のデー
タが得られる。ここで符号化器13で訂正検査符号Qi
を生成して付加し、さらに同期信号を付加して1chか
ら8ch のデータで1フレームを完成する。
符号誤シか調べられる。仮にこの符号で、1つのデータ
誤りを訂正できるとすると1フレームで1つのランダム
・エラーが訂正できるが、長い連続誤シは訂正できなく
なる。しかし、たとえば、第3図の第2の配列で配列3
がすべて連続誤シをおこしたとしても、これを第2図の
よなな第1の配列に戻すことによってこの配列の状態で
符号誤シを調べると、第2図のW3.W8などのように
配列3のデータは、第1の配列ではすべての別のブロッ
クに入いる。従って、仮に他のデータに誤シがなければ
配列3の連続誤シは第1の配列チェックですべて訂正す
ることができる。一般に第1の配列でi個のデータの訂
正が可能で、第2の配列を形成するのに順次Dフレーム
遅延させるとすると、ixDフレームの連続誤シを訂正
することができる。さて、このようなインタリープと呼
ばれるデータ遅延の方法であるが従来は第4図に示すよ
うにシフト・レジスタで処理されている。 ・
すなわち、AID変換で得られたサンプル・データを一
時記憶素子0から5に順次記憶させ符号化器12で訂正
検査符号Piを生成して付加し、まず第1の配列を形成
する。このあと配列の各ブロックに対して遅延数の異な
るシフトレジスタ6〜11に送る。シフト・レジスタと
してそれぞれのチャンネルが必要な遅延数数用意すれば
、シフト・レジストからは出力として第2の配列のデー
タが得られる。ここで符号化器13で訂正検査符号Qi
を生成して付加し、さらに同期信号を付加して1chか
ら8ch のデータで1フレームを完成する。
逆に信号を再生する場合、第5図において同期信号を基
準に、一時記憶素子14〜21に順次記憶させ、訂正回
路28でQコードをみて第2の配列の訂正を行い、シフ
ト・レジスタ22〜27に送シ込む。そしてシフト・レ
ジスタ22〜27の出力で得られた第1の配列の訂正を
Pコードをみて訂正回路29で行う。
準に、一時記憶素子14〜21に順次記憶させ、訂正回
路28でQコードをみて第2の配列の訂正を行い、シフ
ト・レジスタ22〜27に送シ込む。そしてシフト・レ
ジスタ22〜27の出力で得られた第1の配列の訂正を
Pコードをみて訂正回路29で行う。
しかし、ブロックのデータ数及びインタリープ長は長く
、第4および5図のようにシフト・レジスタを多く必要
とするため経済的ではない。従って、シフト・レジスタ
のかわシにRAMを用いるのが一般的である。これから
述べることは第5図における再生側についてのみ述べる
が、記録側でも同様々ことが言える。
、第4および5図のようにシフト・レジスタを多く必要
とするため経済的ではない。従って、シフト・レジスタ
のかわシにRAMを用いるのが一般的である。これから
述べることは第5図における再生側についてのみ述べる
が、記録側でも同様々ことが言える。
第6図のようなメモリマツプ(中の数字はアドレス)を
用意し、lch として0から6.2chとして7〜
13・・・・・・8ch として49から55の各ア
ドレスデータを割biてて記憶させる。データははじめ
のフレーム0から順次縦に7.14.・・・、49に対
応するアドレスに書き込み、次のフレームを1.8・・
・、50に対応するアドレスに書き込む。
用意し、lch として0から6.2chとして7〜
13・・・・・・8ch として49から55の各ア
ドレスデータを割biてて記憶させる。データははじめ
のフレーム0から順次縦に7.14.・・・、49に対
応するアドレスに書き込み、次のフレームを1.8・・
・、50に対応するアドレスに書き込む。
これをくりかえして6から55に書き込んだ時、第2の
配列は6,13.・・・、55、第一の配列は0,8゜
16.24,32,40,48.55となる。次のフレ
ームはまた0、7.X49にかきこみ、第2の配列は0
゜7、・・・49、第1の配列は1,9,17,25,
33,41゜42.49となる。以下、順次くシかえず
。
配列は6,13.・・・、55、第一の配列は0,8゜
16.24,32,40,48.55となる。次のフレ
ームはまた0、7.X49にかきこみ、第2の配列は0
゜7、・・・49、第1の配列は1,9,17,25,
33,41゜42.49となる。以下、順次くシかえず
。
ここで、今7進カウンタを用意し、このカウンタの内容
iがlch の第2の配列の位置を示しているとする
と、第2の配列はi * l+7 # l+14−4+
49 であセ、第1の配列は(i+l)mod7゜(
l+2)mod7+7.(l+3)mod7+14.−
= l+49となる(ただしAm o d HはAをB
で割った余シを意味する)。従って、第7図のような回
路で、読み込み(若しくは書き込み)アドレスが生成さ
れる。
iがlch の第2の配列の位置を示しているとする
と、第2の配列はi * l+7 # l+14−4+
49 であセ、第1の配列は(i+l)mod7゜(
l+2)mod7+7.(l+3)mod7+14.−
= l+49となる(ただしAm o d HはAをB
で割った余シを意味する)。従って、第7図のような回
路で、読み込み(若しくは書き込み)アドレスが生成さ
れる。
すなわち、lフレームごとに信号30によシ順次+1ず
つ内容が変化し、7回且に0に戻る7進カウンタの出力
と、信号31にチャンネル情報を、信号32に第1の配
列か第2の配列かの情報を入れ、ROM(若しくはPL
A、デコーダ等)34を通し、必要遅延量の情報をmo
d7加算回路36で加算しくmod7加算は加算結果を
7で割っだ余シで定義する)、さらにチャンネル情報3
1によりそれぞれのチャンネルに割シ幽てられたメモリ
ーの先頭のアドレスを出力するROM(若しくはPLA
、DECODER等)35を通し、前述のmod7加算
回路36の出力とさらに加算回路37を通せば、アドレ
ス情報38は得られる。
つ内容が変化し、7回且に0に戻る7進カウンタの出力
と、信号31にチャンネル情報を、信号32に第1の配
列か第2の配列かの情報を入れ、ROM(若しくはPL
A、デコーダ等)34を通し、必要遅延量の情報をmo
d7加算回路36で加算しくmod7加算は加算結果を
7で割っだ余シで定義する)、さらにチャンネル情報3
1によりそれぞれのチャンネルに割シ幽てられたメモリ
ーの先頭のアドレスを出力するROM(若しくはPLA
、DECODER等)35を通し、前述のmod7加算
回路36の出力とさらに加算回路37を通せば、アドレ
ス情報38は得られる。
しかし、このアドレス生成回路は比較的簡単である反面
必要遅延量に比し2倍のRAM容量を必要とするため実
用的でガい。
必要遅延量に比し2倍のRAM容量を必要とするため実
用的でガい。
さらに、第8図に示すようなメモリーマツプを有するメ
モリ(ROM)を使用することもできる。
モリ(ROM)を使用することもできる。
この場合は、チャンネルごとに必要遅延量だけのメモリ
容量を割baてることかできるが、各チャンネルごとに
遅延量が異なるため、チャンネルごとにそのメモリー容
量にあわせた遅延量のカウンタを用意し、チャンネルご
とに読み出しく若しくは書込み)位置を作−成しなけれ
ばならない。即ち第7図On進カウンタ33、デコード
ROM34゜modμ 加算回路36を1組とするブロ
ックを、第9図のようにチャンネルごとに用意しくとく
にカウンタの値はすべて異なるものでなければならない
)、マルチプレクサ45によシチャンネル情報31に基
いてブロックを切換えてやらなければならない。この構
成では、RAM容量としては必要遅延量のみで済むが、
アドレス生成回路がチャンネル数だけのカウンタ、デコ
ードROMおよびmodn力ロ算を必要とし、チャンネ
ル数がふえると回路構成が複雑になる欠点がある。
容量を割baてることかできるが、各チャンネルごとに
遅延量が異なるため、チャンネルごとにそのメモリー容
量にあわせた遅延量のカウンタを用意し、チャンネルご
とに読み出しく若しくは書込み)位置を作−成しなけれ
ばならない。即ち第7図On進カウンタ33、デコード
ROM34゜modμ 加算回路36を1組とするブロ
ックを、第9図のようにチャンネルごとに用意しくとく
にカウンタの値はすべて異なるものでなければならない
)、マルチプレクサ45によシチャンネル情報31に基
いてブロックを切換えてやらなければならない。この構
成では、RAM容量としては必要遅延量のみで済むが、
アドレス生成回路がチャンネル数だけのカウンタ、デコ
ードROMおよびmodn力ロ算を必要とし、チャンネ
ル数がふえると回路構成が複雑になる欠点がある。
本発明は少ないメモリー容量でインターリーブ処理を実
行する処理装置を提供することを目的とするものである
。
行する処理装置を提供することを目的とするものである
。
本発明のディジタル信号処理装置は、複数チャンネルの
デジタル情報に対して、その初めのチャンネルの先頭を
基準として各チャンネルごとに必要な時間遅延量を夫々
加算して定められるアドレスを各チャンネルの相対アド
レスとして記憶したメモリと、RAMの任意のアドレス
をさす一時記憶素子(以下ポインタという)とを有し、
このポインタの内容と前記メモリの出力とを加算し、そ
れによってデータの読み出しく若しくは書き込み)動作
を行い、このポインタを単位時間ごとに順次変化させる
ことによって必要な時間遅延を実行するようにしたもの
である。
デジタル情報に対して、その初めのチャンネルの先頭を
基準として各チャンネルごとに必要な時間遅延量を夫々
加算して定められるアドレスを各チャンネルの相対アド
レスとして記憶したメモリと、RAMの任意のアドレス
をさす一時記憶素子(以下ポインタという)とを有し、
このポインタの内容と前記メモリの出力とを加算し、そ
れによってデータの読み出しく若しくは書き込み)動作
を行い、このポインタを単位時間ごとに順次変化させる
ことによって必要な時間遅延を実行するようにしたもの
である。
本発明によれば、上記メモリを使用することによって、
少ないメモリ容量でかつ簡単なハードウェア回路構成で
、インターリーブ処理を実行することができる。
少ないメモリ容量でかつ簡単なハードウェア回路構成で
、インターリーブ処理を実行することができる。
以下、図面を参照して本発明の一実施例を説明する。
本実施例では、チャンネルごとにメモリーを割シ当てず
、チャンネル1の先頭のアドレスを例えばOとして、各
チャンネルの必要遅延量を夫々加算し、データの読み込
み(若しくは書き込み)の相対アドレスを第10図のよ
うに求める。この情報は第11図のようにROM47に
書き込まれ、このメモリ47が回路として使用される。
、チャンネル1の先頭のアドレスを例えばOとして、各
チャンネルの必要遅延量を夫々加算し、データの読み込
み(若しくは書き込み)の相対アドレスを第10図のよ
うに求める。この情報は第11図のようにROM47に
書き込まれ、このメモリ47が回路として使用される。
さらに29進ダウンカウンタ46を用意し、この内容と
前述のROM47とをmod29加算回路48で演算し
て必要なアドレス情報38を得るものである。
前述のROM47とをmod29加算回路48で演算し
て必要なアドレス情報38を得るものである。
この構成によれば、今、29進ダウンカウンタ46の内
容が0とすると、相対アドレスと実際のRAMに出力さ
れる絶対アドレスは等しくなシ、第2の配列は、0,7
,13,18,22,25,27.28の情報となる。
容が0とすると、相対アドレスと実際のRAMに出力さ
れる絶対アドレスは等しくなシ、第2の配列は、0,7
,13,18,22,25,27.28の情報となる。
従って第1の配列は、6,12,17゜21 、24.
26.27.28の情報となる。次に、次のフレームが
来た際は、29進ダウンカウンタ46の内容は28とな
シ、相対アドレス情報をm o d29加算すると、第
1の配列は、28,6,12,17゜22.24,27
,28、第2の配列は、5,11,16゜20.23,
25,26.27となる。以下順次くシかえず。
26.27.28の情報となる。次に、次のフレームが
来た際は、29進ダウンカウンタ46の内容は28とな
シ、相対アドレス情報をm o d29加算すると、第
1の配列は、28,6,12,17゜22.24,27
,28、第2の配列は、5,11,16゜20.23,
25,26.27となる。以下順次くシかえず。
これは第12図のような円形の29段シフト・レジスタ
を用い、読み出し、書き込みを行うかわシに、第13図
のような円形のメモリマツプ、ポインタとなる29進ダ
ウン・カウンタ28の内容を順次動かし、相対的にシフ
トしたのと同じ効果を生むようにしたものである。すな
わち、ポインタを順次49の方向に動かすが、これを固
定して考えればメモリーマツプを右に回したことと同じ
ことすなわちシフトしたことに相当する。
を用い、読み出し、書き込みを行うかわシに、第13図
のような円形のメモリマツプ、ポインタとなる29進ダ
ウン・カウンタ28の内容を順次動かし、相対的にシフ
トしたのと同じ効果を生むようにしたものである。すな
わち、ポインタを順次49の方向に動かすが、これを固
定して考えればメモリーマツプを右に回したことと同じ
ことすなわちシフトしたことに相当する。
この結果、従来おようにチャンネルごとにメモリーを割
シ当てるという固定概念を排斥し、最小メモリー容量と
簡単なアドレス生成回路で相異なるデータ遅延が任意に
実現でき、その遅延数がどんなに変化してもデコードR
OM47の内容さえかえれば基本的構成を変化する必要
がないという特徴をもっている。なお、ダウンカウンタ
はRCIM47の容量と等しい数を計数できるものであ
ればよい。
シ当てるという固定概念を排斥し、最小メモリー容量と
簡単なアドレス生成回路で相異なるデータ遅延が任意に
実現でき、その遅延数がどんなに変化してもデコードR
OM47の内容さえかえれば基本的構成を変化する必要
がないという特徴をもっている。なお、ダウンカウンタ
はRCIM47の容量と等しい数を計数できるものであ
ればよい。
第1図はAID変換でサンプルされたデータの流れ図、
第2図は第1図のデータをブロック化し、訂正検査符号
P1を付加したデータ・ブロック図、第3図はデータを
チャンネル化し、さらにインタリーブをかけ、訂正検査
符号Qiを付加したデータ・ブロック図、第4図は第3
図のデータ・ブロック生成のためにシフト・レジスタを
用いた従来の符号化器のブロック図、第5図は第3図の
データを再生するためのシフト・レジスタを用いた従来
の復号化器のブロック図、第6図はRAMを使用し、デ
ータ遅延を行う場合の従来の方法によるメモリマツプ図
、第7図は第6図のメモリマツプに従った第3図のデー
タを再生するための従来のアドレス生成回路のブロック
図、第8図はRAMを使用し、データ遅延を行う場合の
従来の他の方法によるメモリマツプ図、第9図は第8図
のメモリマツプに従った第3図のデータを再生するため
の従来のアドレス生成回路のブロック図、第10図は本
発明の一実施例によるRAMを使用してデータ遅延を行
う場合の相対メモリーアドレスを示すメモリーマツプ図
、第11図は本発明によるアドレス生成回路の構成ブロ
ック図、第12図は本発明を説明するだめの円形シフト
・レジスタによるデータ遅延回路図、第13図は本発明
を説明するための円形メモリー・マツプ図である。 0〜5・・・・・・ラッチ(一時記憶)、6〜11・・
・・・・シフト・レジスタ、12.13・・川・符号化
器、14〜21・・・・・・ラッチ(一時記憶)、22
〜27・・・・・・シフト・レジスタ、28,29・・
・・・・復号器、30・・・・・・フレーム開始信号、
3o・・印・チャンネル情報信号、32・・・・・・配
列識別信号、33・・・・・・7進カウンタ、34,4
1,42・・・・・・チャンネル情報及び配列識別信号
によシ遅延数を出すROM(若しくはPLA、DECO
DER等)、35・・・・・・チャンネル情報よj5R
AM上の絶対アドレスを出力するROM(若しくはPL
A、DEC’0DER,)、36・・・・・・7進加算
器、37・・・・・・加算器、3−8・・・・・・アド
レス情報信号、39,40−・・・・・n進カウンタ、
43゜44・・・n進加算器、45・・・・・・マルチ
プレクサ、46・・・・・・29進カウンタ、47・・
団・相対アドレスROM。 さ 48・・・・・・m o d 29加算器、4−9・・
・・・・ポインタの進む方向。 第3図 7 P θ7:
1 を千6
Pi 0mに#6圀
第2図は第1図のデータをブロック化し、訂正検査符号
P1を付加したデータ・ブロック図、第3図はデータを
チャンネル化し、さらにインタリーブをかけ、訂正検査
符号Qiを付加したデータ・ブロック図、第4図は第3
図のデータ・ブロック生成のためにシフト・レジスタを
用いた従来の符号化器のブロック図、第5図は第3図の
データを再生するためのシフト・レジスタを用いた従来
の復号化器のブロック図、第6図はRAMを使用し、デ
ータ遅延を行う場合の従来の方法によるメモリマツプ図
、第7図は第6図のメモリマツプに従った第3図のデー
タを再生するための従来のアドレス生成回路のブロック
図、第8図はRAMを使用し、データ遅延を行う場合の
従来の他の方法によるメモリマツプ図、第9図は第8図
のメモリマツプに従った第3図のデータを再生するため
の従来のアドレス生成回路のブロック図、第10図は本
発明の一実施例によるRAMを使用してデータ遅延を行
う場合の相対メモリーアドレスを示すメモリーマツプ図
、第11図は本発明によるアドレス生成回路の構成ブロ
ック図、第12図は本発明を説明するだめの円形シフト
・レジスタによるデータ遅延回路図、第13図は本発明
を説明するための円形メモリー・マツプ図である。 0〜5・・・・・・ラッチ(一時記憶)、6〜11・・
・・・・シフト・レジスタ、12.13・・川・符号化
器、14〜21・・・・・・ラッチ(一時記憶)、22
〜27・・・・・・シフト・レジスタ、28,29・・
・・・・復号器、30・・・・・・フレーム開始信号、
3o・・印・チャンネル情報信号、32・・・・・・配
列識別信号、33・・・・・・7進カウンタ、34,4
1,42・・・・・・チャンネル情報及び配列識別信号
によシ遅延数を出すROM(若しくはPLA、DECO
DER等)、35・・・・・・チャンネル情報よj5R
AM上の絶対アドレスを出力するROM(若しくはPL
A、DEC’0DER,)、36・・・・・・7進加算
器、37・・・・・・加算器、3−8・・・・・・アド
レス情報信号、39,40−・・・・・n進カウンタ、
43゜44・・・n進加算器、45・・・・・・マルチ
プレクサ、46・・・・・・29進カウンタ、47・・
団・相対アドレスROM。 さ 48・・・・・・m o d 29加算器、4−9・・
・・・・ポインタの進む方向。 第3図 7 P θ7:
1 を千6
Pi 0mに#6圀
Claims (1)
- 複数チャンネルのディジタル゛情報に対して、その初め
のチャンネルの先頭を規準として各チャンネル毎に必要
な時間遅延量を夫々加算して定められたアドレスを記憶
するメモリと、単位時間毎に内容が順次変化するカウン
タとを有し、該カウンタの内容と前記メモリの内容とを
加算することによって前記ディジタル情報をアクセスす
るためのアドレスを作成するようにしたことを特徴とす
るディジタル信号処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58073267A JPS59198513A (ja) | 1983-04-26 | 1983-04-26 | デイジタル信号処理装置 |
EP84104700A EP0123322B1 (en) | 1983-04-26 | 1984-04-26 | Address indication circuit capable of relatively shifting channel addresses relative to memory addresses |
US06/604,273 US4618942A (en) | 1983-04-26 | 1984-04-26 | Address indication circuit capable of relatively shifting channel addresses relative to memory addresses |
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