JPS59198513A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
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- JPS59198513A JPS59198513A JP58073267A JP7326783A JPS59198513A JP S59198513 A JPS59198513 A JP S59198513A JP 58073267 A JP58073267 A JP 58073267A JP 7326783 A JP7326783 A JP 7326783A JP S59198513 A JPS59198513 A JP S59198513A
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- Japan
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- address
- channel
- data
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は処理ディジタル情報のデータ配列を変えるため
に用いられるディジタル信号処理装置に関するものであ
る。
に用いられるディジタル信号処理装置に関するものであ
る。
ディジタル情報をもとの配列と異なる配列とするための
処理として例えばインタリープ処理がある。これは、例
えば、オーディオ信号をＰＣＭ変調して各種媒体（ＶＴ
Ｒ、ディスク、コンパクトカセット、テープ等）に記録
したシそこから再生したシする場合に使われる。既にこ
のようなＰＣＭ信号記録再生装置（または再生装置）は
実用化されたのもある。このよりなＰＣＭ信号は、ＡＩ
Ｄ変換で得られたデータをそのままのデータ配列の形で
記録されることはなく、データの識別のための周期信号
とこれを先頭にある一定の数の複数データと記録媒体上
での符号誤シに対する訂正・検査符号に、セルフ・クロ
ッキングのためと記録媒体にあわせた変調をかけ記録さ
れる。これを一般にはフレームと呼び、このいくつもの
フレームの流れを使い記録媒体を通してデータ伝送を行
うのが一般的である。
処理として例えばインタリープ処理がある。これは、例
えば、オーディオ信号をＰＣＭ変調して各種媒体（ＶＴ
Ｒ、ディスク、コンパクトカセット、テープ等）に記録
したシそこから再生したシする場合に使われる。既にこ
のようなＰＣＭ信号記録再生装置（または再生装置）は
実用化されたのもある。このよりなＰＣＭ信号は、ＡＩ
Ｄ変換で得られたデータをそのままのデータ配列の形で
記録されることはなく、データの識別のための周期信号
とこれを先頭にある一定の数の複数データと記録媒体上
での符号誤シに対する訂正・検査符号に、セルフ・クロ
ッキングのためと記録媒体にあわせた変調をかけ記録さ
れる。これを一般にはフレームと呼び、このいくつもの
フレームの流れを使い記録媒体を通してデータ伝送を行
うのが一般的である。
さらに、何フレームにも及ぶデータ欠落（連続誤シもし
くはバーストψニラ−）に対処できるようにフレームの
中に時間的に連続したデータを含ませずに、互いに異な
る時間遅延を用いて時間的に不連続のデータを集める方
式をとシ、これを一般にはインクリープと呼んでいる。
くはバーストψニラ−）に対処できるようにフレームの
中に時間的に連続したデータを含ませずに、互いに異な
る時間遅延を用いて時間的に不連続のデータを集める方
式をとシ、これを一般にはインクリープと呼んでいる。
例えば第１図のように、時間的に連続するサンプル・デ
ータ６個ずつで各ブロックを構成し、これによって第２
図に示すような第１の配列を形成し、訂正−検査符号ｐ
ｔを付加する。次に、これを縦に見た列を左からｌｃｈ
、２ｃｈ、・・・・・・７ｃｈ とする。ここで２ｃ
ｈ、３（ｈからａ７ｃｈｔで１ブ四ツクずつ順次遅延す
ると、第３図のようになる。
ータ６個ずつで各ブロックを構成し、これによって第２
図に示すような第１の配列を形成し、訂正−検査符号ｐ
ｔを付加する。次に、これを縦に見た列を左からｌｃｈ
、２ｃｈ、・・・・・・７ｃｈ とする。ここで２ｃ
ｈ、３（ｈからａ７ｃｈｔで１ブ四ツクずつ順次遅延す
ると、第３図のようになる。
このように得られた第２の配列に対して訂正・検査符号
Ｑｉ を付加する。このようにしてこのブロックの先頭
に同期信号を付加し変調して記録媒体に記録する。
Ｑｉ を付加する。このようにしてこのブロックの先頭
に同期信号を付加し変調して記録媒体に記録する。
再生されるデータは第２の配列の状態でまずＱｉをみて
符号誤シか調べられる。仮にこの符号で、１つのデータ
誤りを訂正できるとすると１フレームで１つのランダム
・エラーが訂正できるが、長い連続誤シは訂正できなく
なる。しかし、たとえば、第３図の第２の配列で配列３
がすべて連続誤シをおこしたとしても、これを第２図の
よなな第１の配列に戻すことによってこの配列の状態で
符号誤シを調べると、第２図のＷ３．Ｗ８などのように
配列３のデータは、第１の配列ではすべての別のブロッ
クに入いる。従って、仮に他のデータに誤シがなければ
配列３の連続誤シは第１の配列チェックですべて訂正す
ることができる。一般に第１の配列でｉ個のデータの訂
正が可能で、第２の配列を形成するのに順次Ｄフレーム
遅延させるとすると、ｉｘＤフレームの連続誤シを訂正
することができる。さて、このようなインタリープと呼
ばれるデータ遅延の方法であるが従来は第４図に示すよ
うにシフト・レジスタで処理されている。 ・
すなわち、ＡＩＤ変換で得られたサンプル・データを一
時記憶素子０から５に順次記憶させ符号化器１２で訂正
検査符号Ｐｉを生成して付加し、まず第１の配列を形成
する。このあと配列の各ブロックに対して遅延数の異な
るシフトレジスタ６〜１１に送る。シフト・レジスタと
してそれぞれのチャンネルが必要な遅延数数用意すれば
、シフト・レジストからは出力として第２の配列のデー
タが得られる。ここで符号化器１３で訂正検査符号Ｑｉ
を生成して付加し、さらに同期信号を付加して１ｃｈか
ら８ｃｈ のデータで１フレームを完成する。
符号誤シか調べられる。仮にこの符号で、１つのデータ
誤りを訂正できるとすると１フレームで１つのランダム
・エラーが訂正できるが、長い連続誤シは訂正できなく
なる。しかし、たとえば、第３図の第２の配列で配列３
がすべて連続誤シをおこしたとしても、これを第２図の
よなな第１の配列に戻すことによってこの配列の状態で
符号誤シを調べると、第２図のＷ３．Ｗ８などのように
配列３のデータは、第１の配列ではすべての別のブロッ
クに入いる。従って、仮に他のデータに誤シがなければ
配列３の連続誤シは第１の配列チェックですべて訂正す
ることができる。一般に第１の配列でｉ個のデータの訂
正が可能で、第２の配列を形成するのに順次Ｄフレーム
遅延させるとすると、ｉｘＤフレームの連続誤シを訂正
することができる。さて、このようなインタリープと呼
ばれるデータ遅延の方法であるが従来は第４図に示すよ
うにシフト・レジスタで処理されている。 ・
すなわち、ＡＩＤ変換で得られたサンプル・データを一
時記憶素子０から５に順次記憶させ符号化器１２で訂正
検査符号Ｐｉを生成して付加し、まず第１の配列を形成
する。このあと配列の各ブロックに対して遅延数の異な
るシフトレジスタ６〜１１に送る。シフト・レジスタと
してそれぞれのチャンネルが必要な遅延数数用意すれば
、シフト・レジストからは出力として第２の配列のデー
タが得られる。ここで符号化器１３で訂正検査符号Ｑｉ
を生成して付加し、さらに同期信号を付加して１ｃｈか
ら８ｃｈ のデータで１フレームを完成する。
逆に信号を再生する場合、第５図において同期信号を基
準に、一時記憶素子１４〜２１に順次記憶させ、訂正回
路２８でＱコードをみて第２の配列の訂正を行い、シフ
ト・レジスタ２２〜２７に送シ込む。そしてシフト・レ
ジスタ２２〜２７の出力で得られた第１の配列の訂正を
Ｐコードをみて訂正回路２９で行う。
準に、一時記憶素子１４〜２１に順次記憶させ、訂正回
路２８でＱコードをみて第２の配列の訂正を行い、シフ
ト・レジスタ２２〜２７に送シ込む。そしてシフト・レ
ジスタ２２〜２７の出力で得られた第１の配列の訂正を
Ｐコードをみて訂正回路２９で行う。
しかし、ブロックのデータ数及びインタリープ長は長く
、第４および５図のようにシフト・レジスタを多く必要
とするため経済的ではない。従って、シフト・レジスタ
のかわシにＲＡＭを用いるのが一般的である。これから
述べることは第５図における再生側についてのみ述べる
が、記録側でも同様々ことが言える。
、第４および５図のようにシフト・レジスタを多く必要
とするため経済的ではない。従って、シフト・レジスタ
のかわシにＲＡＭを用いるのが一般的である。これから
述べることは第５図における再生側についてのみ述べる
が、記録側でも同様々ことが言える。
第６図のようなメモリマツプ（中の数字はアドレス）を
用意し、ｌｃｈ として０から６．２ｃｈとして７〜
１３・・・・・・８ｃｈ として４９から５５の各ア
ドレスデータを割ｂｉてて記憶させる。データははじめ
のフレーム０から順次縦に７．１４．・・・、４９に対
応するアドレスに書き込み、次のフレームを１．８・・
・、５０に対応するアドレスに書き込む。
用意し、ｌｃｈ として０から６．２ｃｈとして７〜
１３・・・・・・８ｃｈ として４９から５５の各ア
ドレスデータを割ｂｉてて記憶させる。データははじめ
のフレーム０から順次縦に７．１４．・・・、４９に対
応するアドレスに書き込み、次のフレームを１．８・・
・、５０に対応するアドレスに書き込む。
これをくりかえして６から５５に書き込んだ時、第２の
配列は６，１３．・・・、５５、第一の配列は０，８゜
１６．２４，３２，４０，４８．５５となる。次のフレ
ームはまた０、７．Ｘ４９にかきこみ、第２の配列は０
゜７、・・・４９、第１の配列は１，９，１７，２５，
３３，４１゜４２．４９となる。以下、順次くシかえず
。
配列は６，１３．・・・、５５、第一の配列は０，８゜
１６．２４，３２，４０，４８．５５となる。次のフレ
ームはまた０、７．Ｘ４９にかきこみ、第２の配列は０
゜７、・・・４９、第１の配列は１，９，１７，２５，
３３，４１゜４２．４９となる。以下、順次くシかえず
。
ここで、今７進カウンタを用意し、このカウンタの内容
ｉがｌｃｈ の第２の配列の位置を示しているとする
と、第２の配列はｉ ＊ ｌ＋７ ＃ ｌ＋１４−４＋
４９ であセ、第１の配列は（ｉ＋ｌ）ｍｏｄ７゜（
ｌ＋２）ｍｏｄ７＋７．（ｌ＋３）ｍｏｄ７＋１４．−
＝ ｌ＋４９となる（ただしＡｍ ｏ ｄ ＨはＡをＢ
で割った余シを意味する）。従って、第７図のような回
路で、読み込み（若しくは書き込み）アドレスが生成さ
れる。
ｉがｌｃｈ の第２の配列の位置を示しているとする
と、第２の配列はｉ ＊ ｌ＋７ ＃ ｌ＋１４−４＋
４９ であセ、第１の配列は（ｉ＋ｌ）ｍｏｄ７゜（
ｌ＋２）ｍｏｄ７＋７．（ｌ＋３）ｍｏｄ７＋１４．−
＝ ｌ＋４９となる（ただしＡｍ ｏ ｄ ＨはＡをＢ
で割った余シを意味する）。従って、第７図のような回
路で、読み込み（若しくは書き込み）アドレスが生成さ
れる。
すなわち、ｌフレームごとに信号３０によシ順次＋１ず
つ内容が変化し、７回且に０に戻る７進カウンタの出力
と、信号３１にチャンネル情報を、信号３２に第１の配
列か第２の配列かの情報を入れ、ＲＯＭ（若しくはＰＬ
Ａ、デコーダ等）３４を通し、必要遅延量の情報をｍｏ
ｄ７加算回路３６で加算しくｍｏｄ７加算は加算結果を
７で割っだ余シで定義する）、さらにチャンネル情報３
１によりそれぞれのチャンネルに割シ幽てられたメモリ
ーの先頭のアドレスを出力するＲＯＭ（若しくはＰＬＡ
、ＤＥＣＯＤＥＲ等）３５を通し、前述のｍｏｄ７加算
回路３６の出力とさらに加算回路３７を通せば、アドレ
ス情報３８は得られる。
つ内容が変化し、７回且に０に戻る７進カウンタの出力
と、信号３１にチャンネル情報を、信号３２に第１の配
列か第２の配列かの情報を入れ、ＲＯＭ（若しくはＰＬ
Ａ、デコーダ等）３４を通し、必要遅延量の情報をｍｏ
ｄ７加算回路３６で加算しくｍｏｄ７加算は加算結果を
７で割っだ余シで定義する）、さらにチャンネル情報３
１によりそれぞれのチャンネルに割シ幽てられたメモリ
ーの先頭のアドレスを出力するＲＯＭ（若しくはＰＬＡ
、ＤＥＣＯＤＥＲ等）３５を通し、前述のｍｏｄ７加算
回路３６の出力とさらに加算回路３７を通せば、アドレ
ス情報３８は得られる。
しかし、このアドレス生成回路は比較的簡単である反面
必要遅延量に比し２倍のＲＡＭ容量を必要とするため実
用的でガい。
必要遅延量に比し２倍のＲＡＭ容量を必要とするため実
用的でガい。
さらに、第８図に示すようなメモリーマツプを有するメ
モリ（ＲＯＭ）を使用することもできる。
モリ（ＲＯＭ）を使用することもできる。
この場合は、チャンネルごとに必要遅延量だけのメモリ
容量を割ｂａてることかできるが、各チャンネルごとに
遅延量が異なるため、チャンネルごとにそのメモリー容
量にあわせた遅延量のカウンタを用意し、チャンネルご
とに読み出しく若しくは書込み）位置を作−成しなけれ
ばならない。即ち第７図Ｏｎ進カウンタ３３、デコード
ＲＯＭ３４゜ｍｏｄμ 加算回路３６を１組とするブロ
ックを、第９図のようにチャンネルごとに用意しくとく
にカウンタの値はすべて異なるものでなければならない
）、マルチプレクサ４５によシチャンネル情報３１に基
いてブロックを切換えてやらなければならない。この構
成では、ＲＡＭ容量としては必要遅延量のみで済むが、
アドレス生成回路がチャンネル数だけのカウンタ、デコ
ードＲＯＭおよびｍｏｄｎ力ロ算を必要とし、チャンネ
ル数がふえると回路構成が複雑になる欠点がある。
容量を割ｂａてることかできるが、各チャンネルごとに
遅延量が異なるため、チャンネルごとにそのメモリー容
量にあわせた遅延量のカウンタを用意し、チャンネルご
とに読み出しく若しくは書込み）位置を作−成しなけれ
ばならない。即ち第７図Ｏｎ進カウンタ３３、デコード
ＲＯＭ３４゜ｍｏｄμ 加算回路３６を１組とするブロ
ックを、第９図のようにチャンネルごとに用意しくとく
にカウンタの値はすべて異なるものでなければならない
）、マルチプレクサ４５によシチャンネル情報３１に基
いてブロックを切換えてやらなければならない。この構
成では、ＲＡＭ容量としては必要遅延量のみで済むが、
アドレス生成回路がチャンネル数だけのカウンタ、デコ
ードＲＯＭおよびｍｏｄｎ力ロ算を必要とし、チャンネ
ル数がふえると回路構成が複雑になる欠点がある。
本発明は少ないメモリー容量でインターリーブ処理を実
行する処理装置を提供することを目的とするものである
。
行する処理装置を提供することを目的とするものである
。
本発明のディジタル信号処理装置は、複数チャンネルの
デジタル情報に対して、その初めのチャンネルの先頭を
基準として各チャンネルごとに必要な時間遅延量を夫々
加算して定められるアドレスを各チャンネルの相対アド
レスとして記憶したメモリと、ＲＡＭの任意のアドレス
をさす一時記憶素子（以下ポインタという）とを有し、
このポインタの内容と前記メモリの出力とを加算し、そ
れによってデータの読み出しく若しくは書き込み）動作
を行い、このポインタを単位時間ごとに順次変化させる
ことによって必要な時間遅延を実行するようにしたもの
である。
デジタル情報に対して、その初めのチャンネルの先頭を
基準として各チャンネルごとに必要な時間遅延量を夫々
加算して定められるアドレスを各チャンネルの相対アド
レスとして記憶したメモリと、ＲＡＭの任意のアドレス
をさす一時記憶素子（以下ポインタという）とを有し、
このポインタの内容と前記メモリの出力とを加算し、そ
れによってデータの読み出しく若しくは書き込み）動作
を行い、このポインタを単位時間ごとに順次変化させる
ことによって必要な時間遅延を実行するようにしたもの
である。
本発明によれば、上記メモリを使用することによって、
少ないメモリ容量でかつ簡単なハードウェア回路構成で
、インターリーブ処理を実行することができる。
少ないメモリ容量でかつ簡単なハードウェア回路構成で
、インターリーブ処理を実行することができる。
以下、図面を参照して本発明の一実施例を説明する。
本実施例では、チャンネルごとにメモリーを割シ当てず
、チャンネル１の先頭のアドレスを例えばＯとして、各
チャンネルの必要遅延量を夫々加算し、データの読み込
み（若しくは書き込み）の相対アドレスを第１０図のよ
うに求める。この情報は第１１図のようにＲＯＭ４７に
書き込まれ、このメモリ４７が回路として使用される。
、チャンネル１の先頭のアドレスを例えばＯとして、各
チャンネルの必要遅延量を夫々加算し、データの読み込
み（若しくは書き込み）の相対アドレスを第１０図のよ
うに求める。この情報は第１１図のようにＲＯＭ４７に
書き込まれ、このメモリ４７が回路として使用される。
さらに２９進ダウンカウンタ４６を用意し、この内容と
前述のＲＯＭ４７とをｍｏｄ２９加算回路４８で演算し
て必要なアドレス情報３８を得るものである。
前述のＲＯＭ４７とをｍｏｄ２９加算回路４８で演算し
て必要なアドレス情報３８を得るものである。
この構成によれば、今、２９進ダウンカウンタ４６の内
容が０とすると、相対アドレスと実際のＲＡＭに出力さ
れる絶対アドレスは等しくなシ、第２の配列は、０，７
，１３，１８，２２，２５，２７．２８の情報となる。
容が０とすると、相対アドレスと実際のＲＡＭに出力さ
れる絶対アドレスは等しくなシ、第２の配列は、０，７
，１３，１８，２２，２５，２７．２８の情報となる。
従って第１の配列は、６，１２，１７゜２１ 、２４．
２６．２７．２８の情報となる。次に、次のフレームが
来た際は、２９進ダウンカウンタ４６の内容は２８とな
シ、相対アドレス情報をｍ ｏ ｄ２９加算すると、第
１の配列は、２８，６，１２，１７゜２２．２４，２７
，２８、第２の配列は、５，１１，１６゜２０．２３，
２５，２６．２７となる。以下順次くシかえず。
２６．２７．２８の情報となる。次に、次のフレームが
来た際は、２９進ダウンカウンタ４６の内容は２８とな
シ、相対アドレス情報をｍ ｏ ｄ２９加算すると、第
１の配列は、２８，６，１２，１７゜２２．２４，２７
，２８、第２の配列は、５，１１，１６゜２０．２３，
２５，２６．２７となる。以下順次くシかえず。
これは第１２図のような円形の２９段シフト・レジスタ
を用い、読み出し、書き込みを行うかわシに、第１３図
のような円形のメモリマツプ、ポインタとなる２９進ダ
ウン・カウンタ２８の内容を順次動かし、相対的にシフ
トしたのと同じ効果を生むようにしたものである。すな
わち、ポインタを順次４９の方向に動かすが、これを固
定して考えればメモリーマツプを右に回したことと同じ
ことすなわちシフトしたことに相当する。
を用い、読み出し、書き込みを行うかわシに、第１３図
のような円形のメモリマツプ、ポインタとなる２９進ダ
ウン・カウンタ２８の内容を順次動かし、相対的にシフ
トしたのと同じ効果を生むようにしたものである。すな
わち、ポインタを順次４９の方向に動かすが、これを固
定して考えればメモリーマツプを右に回したことと同じ
ことすなわちシフトしたことに相当する。
この結果、従来おようにチャンネルごとにメモリーを割
シ当てるという固定概念を排斥し、最小メモリー容量と
簡単なアドレス生成回路で相異なるデータ遅延が任意に
実現でき、その遅延数がどんなに変化してもデコードＲ
ＯＭ４７の内容さえかえれば基本的構成を変化する必要
がないという特徴をもっている。なお、ダウンカウンタ
はＲＣＩＭ４７の容量と等しい数を計数できるものであ
ればよい。
シ当てるという固定概念を排斥し、最小メモリー容量と
簡単なアドレス生成回路で相異なるデータ遅延が任意に
実現でき、その遅延数がどんなに変化してもデコードＲ
ＯＭ４７の内容さえかえれば基本的構成を変化する必要
がないという特徴をもっている。なお、ダウンカウンタ
はＲＣＩＭ４７の容量と等しい数を計数できるものであ
ればよい。
第１図はＡＩＤ変換でサンプルされたデータの流れ図、
第２図は第１図のデータをブロック化し、訂正検査符号
Ｐ１を付加したデータ・ブロック図、第３図はデータを
チャンネル化し、さらにインタリーブをかけ、訂正検査
符号Ｑｉを付加したデータ・ブロック図、第４図は第３
図のデータ・ブロック生成のためにシフト・レジスタを
用いた従来の符号化器のブロック図、第５図は第３図の
データを再生するためのシフト・レジスタを用いた従来
の復号化器のブロック図、第６図はＲＡＭを使用し、デ
ータ遅延を行う場合の従来の方法によるメモリマツプ図
、第７図は第６図のメモリマツプに従った第３図のデー
タを再生するための従来のアドレス生成回路のブロック
図、第８図はＲＡＭを使用し、データ遅延を行う場合の
従来の他の方法によるメモリマツプ図、第９図は第８図
のメモリマツプに従った第３図のデータを再生するため
の従来のアドレス生成回路のブロック図、第１０図は本
発明の一実施例によるＲＡＭを使用してデータ遅延を行
う場合の相対メモリーアドレスを示すメモリーマツプ図
、第１１図は本発明によるアドレス生成回路の構成ブロ
ック図、第１２図は本発明を説明するだめの円形シフト
・レジスタによるデータ遅延回路図、第１３図は本発明
を説明するための円形メモリー・マツプ図である。 ０〜５・・・・・・ラッチ（一時記憶）、６〜１１・・
・・・・シフト・レジスタ、１２．１３・・川・符号化
器、１４〜２１・・・・・・ラッチ（一時記憶）、２２
〜２７・・・・・・シフト・レジスタ、２８，２９・・
・・・・復号器、３０・・・・・・フレーム開始信号、
３ｏ・・印・チャンネル情報信号、３２・・・・・・配
列識別信号、３３・・・・・・７進カウンタ、３４，４
１，４２・・・・・・チャンネル情報及び配列識別信号
によシ遅延数を出すＲＯＭ（若しくはＰＬＡ、ＤＥＣＯ
ＤＥＲ等）、３５・・・・・・チャンネル情報よｊ５Ｒ
ＡＭ上の絶対アドレスを出力するＲＯＭ（若しくはＰＬ
Ａ、ＤＥＣ’０ＤＥＲ，）、３６・・・・・・７進加算
器、３７・・・・・・加算器、３−８・・・・・・アド
レス情報信号、３９，４０−・・・・・ｎ進カウンタ、
４３゜４４・・・ｎ進加算器、４５・・・・・・マルチ
プレクサ、４６・・・・・・２９進カウンタ、４７・・
団・相対アドレスＲＯＭ。 さ ４８・・・・・・ｍ ｏ ｄ ２９加算器、４−９・・
・・・・ポインタの進む方向。 第３図 ７ Ｐ θ７：
１ を千６
Ｐｉ ０ｍに＃６圀
第２図は第１図のデータをブロック化し、訂正検査符号
Ｐ１を付加したデータ・ブロック図、第３図はデータを
チャンネル化し、さらにインタリーブをかけ、訂正検査
符号Ｑｉを付加したデータ・ブロック図、第４図は第３
図のデータ・ブロック生成のためにシフト・レジスタを
用いた従来の符号化器のブロック図、第５図は第３図の
データを再生するためのシフト・レジスタを用いた従来
の復号化器のブロック図、第６図はＲＡＭを使用し、デ
ータ遅延を行う場合の従来の方法によるメモリマツプ図
、第７図は第６図のメモリマツプに従った第３図のデー
タを再生するための従来のアドレス生成回路のブロック
図、第８図はＲＡＭを使用し、データ遅延を行う場合の
従来の他の方法によるメモリマツプ図、第９図は第８図
のメモリマツプに従った第３図のデータを再生するため
の従来のアドレス生成回路のブロック図、第１０図は本
発明の一実施例によるＲＡＭを使用してデータ遅延を行
う場合の相対メモリーアドレスを示すメモリーマツプ図
、第１１図は本発明によるアドレス生成回路の構成ブロ
ック図、第１２図は本発明を説明するだめの円形シフト
・レジスタによるデータ遅延回路図、第１３図は本発明
を説明するための円形メモリー・マツプ図である。 ０〜５・・・・・・ラッチ（一時記憶）、６〜１１・・
・・・・シフト・レジスタ、１２．１３・・川・符号化
器、１４〜２１・・・・・・ラッチ（一時記憶）、２２
〜２７・・・・・・シフト・レジスタ、２８，２９・・
・・・・復号器、３０・・・・・・フレーム開始信号、
３ｏ・・印・チャンネル情報信号、３２・・・・・・配
列識別信号、３３・・・・・・７進カウンタ、３４，４
１，４２・・・・・・チャンネル情報及び配列識別信号
によシ遅延数を出すＲＯＭ（若しくはＰＬＡ、ＤＥＣＯ
ＤＥＲ等）、３５・・・・・・チャンネル情報よｊ５Ｒ
ＡＭ上の絶対アドレスを出力するＲＯＭ（若しくはＰＬ
Ａ、ＤＥＣ’０ＤＥＲ，）、３６・・・・・・７進加算
器、３７・・・・・・加算器、３−８・・・・・・アド
レス情報信号、３９，４０−・・・・・ｎ進カウンタ、
４３゜４４・・・ｎ進加算器、４５・・・・・・マルチ
プレクサ、４６・・・・・・２９進カウンタ、４７・・
団・相対アドレスＲＯＭ。 さ ４８・・・・・・ｍ ｏ ｄ ２９加算器、４−９・・
・・・・ポインタの進む方向。 第３図 ７ Ｐ θ７：
１ を千６
Ｐｉ ０ｍに＃６圀
Claims (1)
- 複数チャンネルのディジタル゛情報に対して、その初め
のチャンネルの先頭を規準として各チャンネル毎に必要
な時間遅延量を夫々加算して定められたアドレスを記憶
するメモリと、単位時間毎に内容が順次変化するカウン
タとを有し、該カウンタの内容と前記メモリの内容とを
加算することによって前記ディジタル情報をアクセスす
るためのアドレスを作成するようにしたことを特徴とす
るディジタル信号処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073267A JPS59198513A (ja) | 1983-04-26 | 1983-04-26 | デイジタル信号処理装置 |
| EP84104700A EP0123322B1 (en) | 1983-04-26 | 1984-04-26 | Address indication circuit capable of relatively shifting channel addresses relative to memory addresses |
| US06/604,273 US4618942A (en) | 1983-04-26 | 1984-04-26 | Address indication circuit capable of relatively shifting channel addresses relative to memory addresses |
| DE8484104700T DE3483654D1 (de) | 1983-04-26 | 1984-04-26 | Schaltung zur anzeige der verschiebung von kanaladressen gegenueber speicheradressen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073267A JPS59198513A (ja) | 1983-04-26 | 1983-04-26 | デイジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59198513A true JPS59198513A (ja) | 1984-11-10 |
| JPH0566673B2 JPH0566673B2 (ja) | 1993-09-22 |
Family
ID=13513219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58073267A Granted JPS59198513A (ja) | 1983-04-26 | 1983-04-26 | デイジタル信号処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4618942A (ja) |
| EP (1) | EP0123322B1 (ja) |
| JP (1) | JPS59198513A (ja) |
| DE (1) | DE3483654D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1283738C (en) * | 1985-11-13 | 1991-04-30 | Atsushi Hasebe | Data processor |
| US5239628A (en) * | 1985-11-13 | 1993-08-24 | Sony Corporation | System for asynchronously generating data block processing start signal upon the occurrence of processing end signal block start signal |
| NL8901631A (nl) * | 1989-06-28 | 1991-01-16 | Philips Nv | Inrichting voor het bufferen van data voor de duur van cyclisch repeterende buffertijden. |
| US7213099B2 (en) * | 2003-12-30 | 2007-05-01 | Intel Corporation | Method and apparatus utilizing non-uniformly distributed DRAM configurations and to detect in-range memory address matches |
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| JPS5570920A (en) * | 1978-11-20 | 1980-05-28 | Victor Co Of Japan Ltd | Memory control system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4333160A (en) * | 1978-11-20 | 1982-06-01 | Victor Company Of Japan, Ltd. | Memory control system |
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| CA1180451A (en) * | 1981-04-16 | 1985-01-02 | Sony Corporation | Method for coding an error correcting code |
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-
1983
- 1983-04-26 JP JP58073267A patent/JPS59198513A/ja active Granted
-
1984
- 1984-04-26 EP EP84104700A patent/EP0123322B1/en not_active Expired - Lifetime
- 1984-04-26 DE DE8484104700T patent/DE3483654D1/de not_active Expired - Fee Related
- 1984-04-26 US US06/604,273 patent/US4618942A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570920A (en) * | 1978-11-20 | 1980-05-28 | Victor Co Of Japan Ltd | Memory control system |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0123322A2 (en) | 1984-10-31 |
| JPH0566673B2 (ja) | 1993-09-22 |
| US4618942A (en) | 1986-10-21 |
| EP0123322B1 (en) | 1990-11-28 |
| DE3483654D1 (de) | 1991-01-10 |
| EP0123322A3 (en) | 1987-09-09 |
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