JPS6338897B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は例えばオーデイオ信号をPCM化して
ビデオテープレコーダ（以下VTRと称する）に
より記録再生する場合に使用して好適なデジタル
信号処理装置に関する。

VTRは本来同期信号及びこれを含むブランキ
ング期間の存在する映像信号を記録或いは再生す
るように構成されているので、PCM信号も映像
信号と同様な信号形態に変換しなければ、VTR
をその構成に変更を加えることなく使用すること
はできない。つまり、PCM信号中にブランキン
グ期間に相当するデータ欠如期間が形成されるよ
うに、PCM信号を一定量毎にその時間軸を圧縮
し、また同期信号を付加することが必要である。
VTRから再生されたPCM信号は、その時間軸を
伸長し、同期信号を除去した後に復調することが
できる。時間軸の変換（圧縮或いは伸長）はメモ
リー装置の書込み周波数と読出し周波数を異なら
せることによつて行なうことができる。

伝送媒体としてVTRを用いた他の問題として
ドロツプアウトによる誤りの発生がある。これに
対しては例えば磁気テープの複数本のトラツクに
記録される誤り訂正可能なブロツクコードを単一
トラツクに対して適用し、その際にドロツプアウ
トによるバースト誤りに対して誤り訂正能力が充
分発揮されるようにコードの配列の並びかえ（イ
ンターリーブ或いはデインターリーブ）を行なう
ことが考えられる。

本発明の目的はPCM信号の時間軸変換とPCM
信号の並びかえとを共通のメモリー装置によつて
実現することにある。また本発明は上述のように
PCM信号をVTRによつて記録或いは再生するよ
うな装置に適用して好適なるものである。

以下、VTRを用いたPCM信号の記録再生装置
に対して適用された本発明の一実施例について説
明するに、本実施例では、誤り訂正コードとして
多トラツクの固定ヘツド方式において専ら使用さ
れているORC（Optimal Rectangular Code）を
用いたものである。これはいくら長いバースト誤
りが発生しても、それが１トラツクのみであれ
ば、完全に訂正可能、また誤りが発生したトラツ
クの番号が別の方法で検知できれば２トラツクま
でのバースト誤りが訂正できるものである。

第１図は、記録再生装置の全体のブロツク図で
あり、第１図において１はオーデイオ信号の入力
端子であり、２はサンプリングホールド回路であ
る。サンプリングホールド回路２のサンプリング
出力はAD変換器３により、第２図に示すように
α₁〜α₁₆の並列16ビツトの情報ビツトに変換され
る。但し第２図では、αについては省略されてお
りそのサフイツクスの数字のみが示されている。
このAD変換器３よりの情報ビツトがCRCエンコ
ーダ４、ORCエンコーダ５及び並列直列変換器
６に加えられる。

CRCエンコーダ４はα₁₇、α₁₈、α₁₉及びα₂₀の４
ビツトからなるCRCコードを形成するものであ
る。CRC（Cyclic Redundancy Check）は、情
報ビツトを係数とする多項式で表現されたコード
を生成多項式で割算して、その余りをCRCコー
ドとして情報ビツトに付加するようにエンコード
し、デコードでは、CRCコードを含む受信コー
ドを生成多項式で割算して余りが０であれば誤り
が生じてないと判断し、何等かの余りが生じれば
誤りが生じていると検出できるものである。な
お、この明細書では、演算は（mod2）の演算を
基本とするものである。即ち （加算） （乗算） ０＋０＝０ ０・０＝０ １＋０＝１ １・０＝０ ０＋１＝１ ０・１＝０ １＋１＝０ １・１＝１ CRCエンコーダ４はシフトレジスタとmod2の
加算器によつて実現できるが本例は並列処理であ
るので、例えば生成多項式Ｇ（ｘ）を（x⁴＋x²＋
１）としたときには下記の演算を加算器によつて
行なうことでCRCコードα₁₇〜α₂₀を求めることが
できる。

α₁₇＝α₂＋α₆＋α₈＋α₁₂＋α₁₄ α₁₈＝α₁＋α₅＋α₇＋α₁₁＋α₁₃ α₁₉＝α₂＋α₄＋α₈＋α₁₀＋α₁₄＋α₁₆ α₂₀＝α₁＋α₃＋α₇＋α₉＋α₁₃＋α₁₅ そしてORCエンコーダ５は、情報ビツトα₁〜
α₁₆及びCRCコードα₁₇〜α₂₀の計20ビツトから第
２図に示すような（６×５）のマトリクス形式の
１ブロツクのORCを形成するものである。ORC
は一般的には各行Z₀〜Z₅が６本のトラツクとなる
ように並列に固定ヘツドにより記録されるもので
ある。ここで B₀＝（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）′ B₁＝（α₄、α₈、α₁₂、α₁₆、α₂₀）′ B₂＝（α₃、α₇、α₁₁、α₁₅、α₁₉）′ B₃＝（α₂、α₆、α₁₀、α₁₄、α₁₈）′ B₄＝（α₁、α₅、α₉、α₁₃、α₁₇）′ と表わす。但しダツシユは転置行列を意味する。
列ベクトルB₁〜B₄は情報ビツトから形成される
のに対し、列ベクトルB₀は B₀＝TB₁＋T²B₂＋T³B₃＋T⁴B₄ で定義される。ここでＴは で定義されるマトリクスである。そしてT²、T³
及びT⁴を予め求めておくことにより、列ベクト
ルB₀の各ビツトは下記の演算により並列的処理
で求められる。

Ａ＝α₅＋α₁₀＋α₁₅＋α₁₇＋α₂₀ Ｂ＝α₄＋α₉＋α₁₄＋α₁₉ Ｃ＝α₃＋α₅＋α₈＋α₁₀＋α₁₃ ＋α₁₅＋α₁₇＋α₁₈＋α₂₀ Ｄ＝α₂＋α₇＋α₉＋α₁₂＋α₁₄＋α₁₇＋α₁₉ Ｅ＝α₁＋α₆＋α₁₁＋α₁₃＋α₁₆＋α₁₈ また６番目の行Z₅の４ビツト（ａ〜ｅ）は夫々
列ベクトルB₀〜B₄のビツトに対する偶数パリテ
イビツトである。即ち ａ＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ ｂ＝α₄＋α₈＋α₁₂＋α₁₆＋α₂₀ ｃ＝α₃＋α₇＋α₁₁＋α₁₅＋α₁₉ ｄ＝α₂＋α₆＋α₁₀＋α₁₄＋α₁₈ ｅ＝α₁＋α₅＋α₉＋α₁₃＋α₁₇ である。

並列直列変換器６には、AD変換器３からの情
報ビツト（α₁〜α₁₆）と、CRCエンコーダ４から
のCRCコード（α₁₇〜α₂₀）とORCエンコーダ５
よりの10ビツト（Ａ〜Ｅ及びａ〜ｅ）が供給され
ることにより、第２図に示すようにZ₀、Z₁、Z₂…
…Z₅の順序で直列化された30ビツトのコード（以
下１ワードとする）が得られる。かかる並列直列
変換器６の出力が後述のメモリー装置７に供給さ
れる。メモリー装置７は並列直列変換器６からの
直列コードの配列を並び変えるインターリーブ回
路として機能すると共に、この直列コードの時間
軸を圧縮してデータ欠如期間を形成する時間軸圧
縮回路としても機能するものである。このデータ
欠如期間は映像信号の略々垂直ブランキング期間
の長さと等しいものとされる。そしてメモリー装
置７の出力が同期信号付加回路８に供給され、映
像信号における水平同期信号、垂直同期信号及び
等化パルスと同様の同期信号が付加される。この
ように映像信号と同一の信号形態とされたPCM
信号が回転２ヘツド形のVTR９の記録信号入力
端子１０ｉに供給される。映像信号と同一の信号
形態とするのは、通常は映像信号を記録再生する
機能を有するVTR９をそのまま用いてPCM信号
の記録再生を行なうことを可能とし、高品位のオ
ーデイオ信号の記録再生を身近なものとするため
である。VTR９においてPCM信号は記録系を介
して一対の回転磁気ヘツドによりその１フイール
ドに相当する長さずつ磁気テープに傾斜したトラ
ツクとして記録される。前述のメモリー装置７
は、直列コードの配列を並びかえるものである
が、この並びかえは最大限１フイールド期間内で
完結するように行なわれる。本例では35H（Ｈは
１水平周期）で１回の並びかえが完結するように
なされる。１フイールドは262.5Hであり、その
うちで垂直ブランキング期間等を除いてデータの
挿入が可能な期間は略々245Hである。従つて１
フイールドで７回の並びかえが行なわれることに
なる。更に１ワードの長さは1/6Ｈに選ばれ、第
３図に示すように記録信号波形は２ワード分（60
ビツト）毎に〔110〕なる３ビツトのデータ同期
信号DSが付加され、このデータ同期信号DSがタ
イムベースとなつてデータ処理が行なわれ、水平
同期信号HDで規定される1Hの期間に180ビツト
のPCM信号が挿入される形態とされている。第
４図Ａは並列直列変換器６からの35Hの長さの直
列コードをトラツク（行）Z₀〜Z₅を単位として示
し、この35Hの期間では210ワードK₁、K₂……
K₂₁₀、従つて1260トラツク（＝6300ビツト）のコ
ードが存在している。メモリー装置７では、第４
図Ａの順序でPCM信号が記録され、まず第４図
で実線にて示すように各ワードK₁〜K₂₁₀の夫々
から５ビツトからなる最初のトラツクZ₀が選択さ
れてワード順に配列され、次に第４図で破線で示
すように各ワードK₁〜K₂₁₀の夫々から第２番目
のトラツクZ₁が選択されてワード順に配列され、
以下同様に第３番目〜第６番目のトラツクZ₂〜Z₅
が各ワードK₁〜K₂₁₀より選択されてワード順に
配されるように読出し動作がなされる。メモリー
装置７の出力は、第４図Ｂに示すように、各ワー
ドから210トラツクずつ対応するトラツクが集め
られて順番に配列されたものとなる。然も、第４
図Ｂに示すように並びかえられたPCM信号はそ
の時間軸が圧縮されている。

再生時では、VTR９の再生信号出力端子１０
ｏから記録信号波形と同様に映像信号と同一形式
とされたPCM信号が得られ、同期信号分離回路
１１を介してメモリー装置１２に供給される。同
期信号分離回路１１で分離された同期信号をもと
にしてメモリー装置１２その他の再生系の各部に
対するクロツクパルスが形成される。前述の記録
系では基準発振器の出力をもとにしてクロツクパ
ルスが形成されている。メモリー装置１２は後述
のようにPCM信号の配列を元の順序に並びかえ
るデインターリーブ回路の機能と、その時間軸を
伸長してデータ欠如期間のない連続したPCM信
号とする時間軸伸長回路との機能を併せもつもの
であり、メモリー装置７と書込み動作及び読出し
動作が逆のものである。かかる処理におけるクロ
ツクパルスとして再生信号より分離されたVTR
９における時間軸変動分を有する同期信号から形
成されたクロツクパルスと一定或いは略々一定の
周波数のクロツクパルスの両者を用いることによ
り、VTR９におけるジツタ等の時間軸変動分の
影響を除くことができる。このメモリー装置１２
の読出し出力はその35H分について示すとすれ
ば、第４図Ａに示すものと同一となる。そして直
列並列変換器１３により並列コードとされてか
ら、第１図において破線で囲んで示すORCデコ
ーダ１４に与えられる。

ORCデコードについて説明すると、前述のエ
ンコードから Z₀＋Z₁＋Z₂＋Z₃＋Z₄＋Z₅＝０ Z₀′＋TZ₁′＋T²Z₂′＋T³Z₃′ ＋T⁴Z₄′＝０ の関係が成立する。今、誤りパターンを下記のよ
うに定める。

従つてｉ番目のトラツクに生じる誤りe_i（ｉ＝
０、１、２、３、４、５）を e_i＝（e_i0、e_i1、e_i2、e_i3、e_i4） と表わし、この誤りが含まれているときに Ｚｉ＾＝Zi＋e_i と表わす。この誤りを含む系列が受信されるとき
に現れる何等かの症候はシンドロームと呼ばれ、
シンドロームS₁及びS₂は下式で定義される。

S₁＝Ｚ_０＾′＋Ｚ_１＾′＋Ｚ_２＾′＋Ｚ_３＾′＋Ｚ_４
＾′＋Ｚ_５＾′ ＝（s₁₀、s₁₁、s₁₂、s₁₃、s₁₄）′ S₂＝Ｚ_０＾′＋ＴＺ_１＾′＋T²Ｚ_２＾′＋T³Ｚ_３＾′
＋T⁴
Ｚ_４＾′ ＝Ｂ_０＾＋ＴＢ_１＾＋T²Ｂ_２＾＋T³Ｂ_３＾＋T⁴Ｂ_４
＾ ＝（s₂₀、s₂₁、s₂₂、s₂₃、s₂₄）′ 従つて誤りが生じていなければS₁及びS₂は共に
０となる。従つて誤りが生じていれば S₁＝₅ 〓ⁱ⁼⁰ Zi′＋₅ 〓ⁱ⁼⁰ e_i′＝₅ 〓ⁱ⁼⁰ e_i′ S₂＝₄ 〓ⁱ⁼⁰ Tⁱe_i′ となる。シンドロームS₁は、受信（再生）された
コードの各列を全て加算することで求められる。

即ち S₁₀＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋ａ S₁₁＝α₄＋α₈＋α₁₂＋α₁₆＋α₂₀＋ｂ S₁₂＝α₃＋α₇＋α₁₁＋α₁₅＋α₁₉＋ｃ S₁₃＝α₂＋α₆＋α₁₀＋α₁₄＋α₁₈＋ｄ S₁₄＝α₁＋α₅＋α₉＋α₁₃＋α₁₇＋ｅ また、シンドロームS₂は、エンコード時でも
B₀を求めたのと同様にして下記のように求める
ことができる。

s₂₀＝Ａ＋α₅＋α₁₀＋α₁₅＋α₁₇＋α₂₀ s₂₁＝Ｂ＋α₄＋α₉＋α₁₄＋α₁₉ s₂₂＝Ｃ＋α₃＋α₅＋α₈＋α₁₀ ＋α₁₃＋α₁₅＋α₁₇＋α₁₈＋α₂₀ s₂₃＝Ｄ＋α₂＋α₇＋α₉＋α₁₂ ＋α₁₄＋α₁₇＋α₁₉ s₂₄＝Ｅ＋α₁＋α₆＋α₁₁＋α₁₃ ＋α₁₆＋α₁₈ シンドロームS₂は帰還シフトレジスタで形成す
ることもできるが、並列処理するために上述のよ
うにして求めている。そして１トラツク内におさ
まるバースト誤りを訂正する場合でｉ番目のトラ
ツクにバースト誤りがあるとすると次の関係が成
立する。

S₁＝e_i′ S₂＝Tⁱe_i′（０≦ｉ≦４） ０ （ｉ＝５） ここで（S₂＝０）となることは、６番目の行Z₅
のパリテイビツトが誤つていることなので、その
まま受信系列を出力データとする。従つて S₃＝T^-iS₂ を形成して、（S₁＝S₃）なるｉ（誤りトラツク）を
求め Zi′＝Ｚｉ＾′＋S₁ なる演算を行なえば、バースト誤りe_iが訂正され
る。

上述の説明に対応してORCデコーダ１４には
S₁形成回路１５とS₂及びS₃形成回路１６と（S₁＝
S₃）を検出する一致検出回路１７と誤り訂正回路
１８が設けられている。誤り訂正回路１８には直
列並列変換器１３から１ブロツクのうちでB₀（Ａ
〜Ｅ）及びZ₅（ａ〜ｅ）を除く20ビツトの情報ビ
ツト（α₁〜α₂₀）が与えられる。S₃の形成は、予
めT^-1、T^-2、T^-3、T^-4、T^-5を演算しておくこ
とにより、下記の加算を行なうことで並列的に処
理することができる。

そして誤り訂正がされた情報ビツトα₁〜α₂₀が
CRCデコーダ１９に供給される。CRCデコーダ
１９は情報ビツトα₁〜α₁₆とCRCコードα₁₇〜α₂₀
を係数とする多項式を生成多項式で割算するもの
で、その４ビツトの余りを（P₁〜P₄）とすると、
各ビツトはエンコードと同様に下記の演算により
求めることができる。

P₁＝α₂＋α₆＋α₈＋α₁₂＋α₁₄＋α₁₇ P₂＝α₁＋α₅＋α₇＋α₁₁＋α₁₃＋α₁₈ P₃＝α₂＋α₄＋α₈＋α₁₀＋α₁₄ ＋α₁₆＋α₁₉ P₄＝α₁＋α₃＋α₇＋α₉＋α₁₃ ＋α₁₅＋α₂₀ このCRCデコーダ１９の４ビツトの出力P₁〜
P₄が全て“０”であれば、誤りが生じてないも
のと判断され、１ビツトでも“１”となれば誤り
が生じているものとして検出される。この４ビツ
トの出力P₁〜P₄がオアゲート２０に供給される。
またこのオアゲート２０には一致検出回路１７か
らS₁＝S₃となる場合がないこと即ちORCによつ
ては訂正不可能であるときに“１”となる不一致
検出出力も供給される。そしてオアゲート２０の
出力で補間回路２１が制御される。この補間回路
２１には16ビツトの情報ビツトα₁〜α₁₆が並列的
に供給され、その出力がDA変換器２２に供給さ
れ、DA変換出力がローパスフイルタ２３を介し
て出力端子２４に導かれる。

補間回路２１は、正しい情報ビツトの場合に
は、そのまま出力とし、また誤りのある情報ビツ
トはこれにかえて、その前後の正しい情報ビツト
の平均値を出力とし、更に誤りのある情報ビツト
が連続するときは、以前の正しい情報ビツトをホ
ールドするように動作する。勿論、実際では
ORCによつても、訂正不可能となる確率は頗る
低い。

かかるデジタル信号処理装置に依れば、マトリ
クス状に並べたときに行方向のバースト誤りが訂
正できるように構成された誤り訂正コードを直列
化して単一トラツクに記録することができるよう
になる。この場合において、誤り訂正コードを第
４図Ａに示すように各ワード毎にZ₀Z₁Z₂……Z₅と
直列化するのにとどまらず、メモリー装置７によ
り、第４図Ｂに示すようにZ₀……Z₀、Z₁……Z₁、
……というように複数のワードの対応するトラツ
ク（行）が連続するように並び変えを行なつてい
るので、磁気媒体を用いるときに不可避的なドロ
ツプアウトの影響を著しく減少させることができ
る。即ち210トラツク（35/6Ｈ）の長さを越えな
いドロツプアウト等によるバースト誤りは、
ORCとして構成したときに各ワードにおける１
トラツク内におさまるバースト誤りとなり、訂正
可能となるのである。仮に第４図Ａのように直列
化したままでインターリーブを施さなければ、例
えばZ₀及びZ₁にまたがる２ビツトが誤つただけで
２トラツクにおける誤りとなつてしまうのであ
る。但し、ORCは２トラツクにおける誤りも、
誤りの生じたトラツク番号が他の方法で検出でき
れば、訂正可能であるが、構成が複雑となること
を考えた場合は、バースト誤りが１トラツク内に
おさまることが望ましい。仮に、２トラツクにお
ける誤りを訂正可能の構成としても、最大２トラ
ツクのバースト誤りしか訂正できない。然も、上
述実施例のように並び変えが１フイールド内で完
結するようにすれば、記録された信号の編集を行
なう上で好都合である。

次に、本発明の要旨とする上述のメモリー装置
７及び１２について説明するに、両者は共通のメ
モリー装置とできる。前述のように、インターリ
ーブは35Hで完結するようになされるから、イン
ターリーブに必要なメモリー容量C_Mは C_M＝３×60×35＝6300ビツト＝6.3Kビツト となる。またインターリーブ及び時間軸圧縮を行
なうことを考えると、最低3C_Mのメモリー容量を
必要とし、再生時におけるジツタ、ドリフト等の
時間軸変動を考慮すると、4C_Mのメモリー容量で
構成することにする。即ち、第５図に示すように
夫々C_Mのメモリー容量を有する４個のRAM、
、、を用いて、そのうちの何れかが書込み
サイクルにあるとき、他の何れかが読出しサイク
ルにあるように制御し、書込みクロツクパルスの
周波数より読出しクロツクパルスの周波数を高く
して所定のデータ欠如期間を形成すると共に、書
込み時のアドレスと読出し時のアドレスとを制御
してインターリーブを行なうようになされる。第
６図はかかるRAMの動作を示すもので、書込み
はRAMのからに対して順次なされ、読出し
は垂直同期信号VDを含む垂直ブランキング期間
及びその前後の期間である17.5Hのデータ欠如期
間では停止され、RAMのが書込みサイクルに
あるとき、RAMのが読出しサイクルとなるよ
うにされる。なお、再生系でデインターリーブ及
び時間軸伸長を行なうには、第６図における書込
みと読出し動作を逆にすれば良い。

第７図はメモリー装置７の一例を示す。RAM
〜は夫々8KのスタテイツクRAMでデータ入
力端子、データ出力端子、書込み読出し制御信号
の加えられる端子Ｒ／Ｗ、アドレス信号の加えら
れる端子ADRS及びRAM〜を選択する
RAM選択信号の加えられる端子CSとを有してい
る。これらRAM〜の夫々に対してアドレス
セレクタ３１〜３４が設けられており、並列13ビ
ツトの書込みアドレス信号或いは読出しアドレス
信号の何れかが、書込み読出し制御回路３５から
の書込み読出し制御信号によつて選択されて対応
するRAMの端子ADRSに供給される。書込みア
ドレス信号は１ワードが30ビツトであるから並列
５ビツトのビツトアドレス信号とインターリーブ
が完結するのに210ワード（K₁〜K₂₁₀）が存在す
るから並列８ビツトのワードアドレス信号とが合
わされたものである。３６Ｗはこのビツトアドレ
ス信号を発生する書込みビツトアドレスカウンタ
であり、３７Ｗはワードアドレス信号を発生する
書込みワードアドレスカウンタである。３８は書
込みクロツクパルス発生回路であり、これはクロ
ツクパルス発生回路３９からのクロツクパルスか
ら、ワードクロツクパルスとその繰り返し周期の
１／３０のビツトクロツクパルスを形成し、ビツトク
ロツクパルスが書込みビツトアドレスカウンタ３
６Ｗに供給され、ワードクロツクパルスが書込み
ワードアドレスカウンタ３７Ｗに供給される。即
ち、第８図に示すようにビツトクロツクパルスが
供給される書込みビツドアドレスカウンタ３６Ｗ
は30進カウンタの構成とされ、ビツトクロツクパ
ルスの1/30の周波数のワードクロツクパルスが供
給される書込みワードアドレスカウンタ３７Ｗは
210進カウンタの構成とされる。書込みワードア
ドレスカウンタ３７ＷのキヤリーがRAMセレク
タ４０に供給され、RAMセレクタ４０からの
RAM選択信号がRAMの端子CSに与えられる。
従つて１ワード30ビツトのPCM信号が210ワード
例えばRAMに書き込まれると、書込みワード
アドレスカウンタ３７Ｗからキヤリーが発生し、
このキヤリーによつて次からはRAMにPCM信
号が書き込まれる。これと共に、書込みワードア
ドレスカウンタ３７Ｗからのキヤリーが書込み読
出し制御回路３５に供給され、これよりの書込み
読出し制御信号がRAMの端子Ｒ／Ｗに与えら
れ、RAMの書込みサイクルが規定される。

読出しアドレス信号は読出しビツトアドレスカ
ウンタ３６Ｒからの並列５ビツトのビツトアドレ
ス信号と読出しワードアドレスカウンタ３７Ｒか
らの並列８ビツトのワードアドレス信号とからな
る並列13ビツトのもので、このアドレス信号がア
ドレスセレクタ３１〜３４に与えられる。読出し
時に時間軸の圧縮を行なうために読出しビツトク
ロツクパルスの周期は書込みビツトクロツクパル
スの周期よりやや短かくされており、またインタ
ーリーブを行なうために、読出しビツトアドレス
カウタ３６Ｒ及び読出しワードアドレスカウンタ
３７Ｒはインターリーブ制御回路４１によつて制
御される。

第９図を参照して説明すると、読出しビツトア
ドレスカウンタ３６Ｒは、ビツトクロツクパルス
の供給される30進のカウンタで構成される。また
ビツトクロツクパルスが５進カウンタ４２に供給
される。そのキヤリーは読出しワードアドレスカ
ウンタ３７Ｒのクロツク入力端子CPと読出しビ
ツトアドレスカウンタ３６Ｒのロード端子LDに
供給される。読出しワードアドレスカウンタ３７
Ｒは210進カウンタでそのキヤリーが、バツフア
４３のクロツク端子CP及びアンドゲート４４の
一方の入力端子に与えられる。バツフア４３は読
出しワードアドレスカウンタ３７Ｒのキヤリーが
発生したときにフルアダー４５の５ビツトの出力
を並列的に取り込むもので、このバツフア４３の
並列５ビツトの出力が読出しビツトアドレスカウ
ンタ３６Ｒのプリセツト端子PSに与えられ、上
記のキヤリーが発生したときにプリセツトされ
る。フルアダー４５は一方の入力として５に対応
するBCDコードが供給され、他方の入力として
バツフア４３の出力が供給されるものである。こ
のバツフア４３はインターリーブが完結する35H
の期間毎にクリアされるようになされる。更に、
アンドゲート４４の他方の入力端子に書込みビツ
トアドレスカウンタ３６Ｒのキヤリーが供給さ
れ、アンドゲート４４の出力がRAMセレクタ４
０に供給される。

かかる構成でインターリーブ動作を第４図を参
考にして説明すると、まずRAM例えばに第４
図Ａに示す210ワードのPCM信号が書き込まれて
いるものとし、RAMから読出し動作を行なう
ものとする。最初にバツフア４３の内容は０であ
り、読出しワードアドレス信号はK₁を指定して
いる。そして、ビツトクロツクパルスにより読出
しビツトアドレスが５つのアドレスを順次指定し
てワードK₁の最初のトラツクZ₀（５ビツト）の読
出しが終了すると、ワードアドレスが歩進して、
次のワードK₂が指定され、バツフア４３から読
出しビツトアドレスカウンタ３６Ｒのロード端子
LDに再び０がロードされて、ワードK₂の最初の
トラツクZ₀が読出される。以下、順次同様にして
ワードK₂₁₀迄の最初のトラツクZ₀の読出しが終了
すると、読出しワードアドレスカウンタ３７Ｒか
らキヤリーが発生する。このキヤリーによつてバ
ツフア４３にフルアダー４５の出力が取り込まれ
て、バツフア４３の内容は５に対応するものとな
り、これが読出しビツトアドレスカウンタ３６Ｒ
にプリセツトされる。

従つてワードK₁が指定されたときに読み出さ
れるのは前回に読み出された番地に５を加えた番
地のものとなり、ワードK₁の次のトラツクZ₁が
読み出される。以下、同様にワードK₂、K₃……
K₂₁₀の夫々の次のトラツクZ₁が読み出され、書込
みワードアドレスカウンタ３７Ｒからキヤリーが
発生する。これによつてバツフア４３の内容が
（５＋５＝10）となつて読出しビツトアドレスカ
ウンタ３６Ｒにプリセツトされる。従つて各ワー
ドの３番目のトラツクZ₂が順次読み出され、ワー
ドK₂₁₀のトラツクZ₂の読出しが終了するとバツフ
ア４３の内容が（５＋10＝15）となる。これによ
つて各ワードの４番目のトラツクZ₃が順次読み出
される。以下同様にして、バツフア４３の内容が
（５＋15＝20）となつて各ワードの５番目のトラ
ツクZ₄が順次読み出され、バツフア４３の内容が
（５＋20＝25）となつて各ワードの６番目のトラ
ツクZ₅が順次読み出される。この６番目のトラツ
クZ₅が各ワードについて読み出される毎に読出し
ビツトアドレスカウンタ３６Ｒからキヤリーが発
生しているから、ワードK₂₁₀のトラツクZ₅の読出
しが終了した時点でアンドゲート４４の出力が高
レベルとなり、これがRAMセレクタ４０に与え
られるから、次の読出しはRAMに関してなさ
れる。これと共にバツフア４３はクリアされるこ
とになる。以上のようにして読出し時のアドレス
信号を制御することによつて、第４図に示すよう
なインターリーブを行ないうる。

なお、再生系のメモリー装置１２も上述のメモ
リー装置７と基本的には同一の構成とできる。

上述の本発明に依れば、時間軸の変換（圧縮又
は伸長）と並びかえ（インターリーブ又はデイン
ターリーブ）とをメモリー装置において一度に行
なうことができ、従来のように両者を別々のメモ
リー装置によつて行なう場合と比べて回路構成を
頗る簡略化することができる。

なお、上述実施例ではORCとCRCコードを併
用して誤りの検出を高確率としているが、ORC
のみの場合にも本発明を適用して同様の利益があ
ることは勿論である。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図、第３図、第４図、第５図及び第６図は本発明
の一実施例の説明に用いる線図、第７図はその要
部のブロツク図、第８図及び第９図は第７図の一
部のブロツク図である。 ３はAD変換器、４はCRCエンコーダ、５は
ORCエンコーダ、７及び１２はメモリー装置、
９はVTR、１４はORCデコーダ、１９はCRCデ
コーダ、２１は補間回路、２２はDA変換器であ
る。

Claims (1)

【特許請求の範囲】
1. １ 第１の配列順序で入力された複数のコードか
   ら構成されるPCM信号が、第１のクロツクパル
   スに対応してメモリー装置に書き込まれ、上記メ
   モリー装置から上記複数のコードを、上記第１の
   クロツクパルスとは異なる周波数の第２のクロツ
   クパルスに対応して、書き込み時とは異なる配列
   順序で且つ異なる速度で読み出されるように成
   し、同一メモリー装置により、上記第１の配列と
   は異なる第２の配列の複数のコードから構成さ
   れ、時間軸圧縮または伸長されたPCM信号を出
   力するようにしたことを特徴とするデジタル信号
   処理装置。