JPS6354840A - 二つの２進トレインを同期する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は２つの２進トレインを一方のトレインから他方
に切換えるための同期方法とその方法を実施する装置に
係わる。

１に遭」 ディジタルマイクロ波伝送においては、リンクへ送られ
る。その際重要となることは、正規チャネルからバック
アップチャネルへ切換ねった時、メツセージ内容が劣化
しないことである。

リンク品質の劣化は比較的ゆっくり進行するので、バッ
クアップチャネルのパルストレインを劣化が進行してい
るチャネルのトレインに同期するには余裕を利用する。

これは−度行なってお（と、ユーザーが介入しないでも
、切換えが行なわれる。

本発明は、そのような２つの２進トレインが同期する範
囲を広げようとするものである。

発明の概要 本発明は第１トレインから第２トレインに切換えるため
に２つの２進トレインを同期させる方法を提供するが、
同期範囲はバッファメモリ内の出力に方向づけらだトレ
インを記憶し、ぞのトレインについて読取りが書込みを
１ビット期間ずつ追従する第１ポジシヨンと、読取りが
書込みを１ビット期間先行する第２ポジシヨンとの間と
なる。

更に的確には、本発明は次の諸ステップから成る方法を
提供する。

位相比較器を用いて、２つのトレインに連携したクロッ
ク間の位相を比較する。前記比較はバッファメモリ内で
出力に方向づゝけられたトレインにるかまたはｌする状
態で°行なわれる。

第２トレインを抑止するかあるいはまた位相比みに関連
した読取りのための第２ポジシヨンへ移行して同期を得
る。

バッファメモリ内でＮ回のシフトの後に同＋９１が得ら
れたならば、第１トレインから第２トレイン第１トレイ
ンから第２トレインへ切換える。

本発明は、この方法の実施装置も提供するが、前記装置
は、それぞれＮポジションを所有しイの中に２つのトレ
インが記憶される２つのバッファメモリと、前記メモリ
内の２つ書込み禁止装置と、同期論理回路と、さらに位
相比較器、低減フィルター、電圧制顛発振器、位相比較
器の第１入力にフィードバックされる除数Ｎの除算回路
を含み、位相比較器の第２入力は第１スイツチを介して
２つの除数Ｎの除算回路を通過した後に２つのトレイン
と連携したクロックの１つに連結した位相クロック閉回
路と、からなる。この装置では２つのバッファメモリか
ら読取った２進１〜レインを受信しかつ同Ｊ！１１論理
回路に連結された２進トレインのビット毎比較を行なう
排他的ＯＲゲートを用いる。

第２出力スイツチは読取った前記トレインのうちの１つ
を出力に誘導する。同期論理回路は両書込み禁止装置と
、両スイッヂと、そして位相比較器とに接続されている
。

少なくとも１つの遅延調整装置が、位相クロック閉回路
の除数Ｎの除算回路と位相比較器との間に配置される装
置を含むのが好ましい。

具体例 第１図に示した装置はクロックＨ１に連携した正規チャ
ネルＴ１からクロックＨ２に連携したバックアップチャ
ネルＴ２への切換えに使用される。

装置はクロックＨ１とＨ２の制御下で書込まれ、かつ位
相ロック閉回路（フェーズロックループ）を用いて占込
みクロックＨ１またはＨ２の１つに固定したクロックＨ
＋ｅｃにより読み込まれる２つのＮビットバッファメモ
９Ｍ１とＭ２から成る。

スイッチ１０は２つの除数Ｎの除算回路２０と２１から
出力されたクロックＨ１／ＮとＨ２／Ｎによって構成さ
れる信号を入力する。入力信号の１つはスイッチ１０を
介して、位相比較器１１、低減フィルター１２、電圧制
御発搬器１３（ＶＣＯ）と除数Ｎの除算回路１４から成
る位相ロック閉回路に転送されメ回路１７または１８を
制御する。出力２進トレインはスイッチ１９によって選
択され、位相ロック閉回路に得たクロックＨと連携する
。

操作においては、２つの２進トレイン間、すなわち、問
題にしている正規チャネルＴ１の２進トレインとバック
アップチャネルＴ２の２進トレインとの間の偏差は未知
である。これら２つのトレインは同一であるが、一方は
他方に比較しγＸビットだけ先行か遅延かのずれをなし
ている。両者は同じクロック速度で作動する。

これら２つの付随的の２進トレインを同期させるために
は、両方の２進トレインＴ１とＴ２はそれぞＮビットバ
ッファメモ９Ｍ１．Ｍ２に書込まれる。これらのメモリ
はＮ個のＤタイプ双安定回路で構成される。一定範囲に
わたる同期は、２つのトレインのいずれかの書込みを禁
止づることによって得られる。

つぎにクロックＨｌｅｃが両バッファメモリＭ１とＭ２
内の同じアドレスのメモリセルから読取るために使用さ
れる。２進出カをあに念割り当てられていない−・方の
チャネル（すなわち、第１図ではチャネル２〉に書込み
をノ禁止することにより、対応する２進トレインをもう
一方に対してシフトできる。

排他的ＯＲゲート１６は〜・定時間にわたり、メモリＭ
１とＭ２から読み込んだ２つのトレインの比較を１ビツ
トづつ行なう。もしエラーの数が多ければ、書込みは再
び禁止される。

それに対して、もし両トレインが一致すれば切換えが可
能である。

切換えは２段階で行なわれる。バッファメモリ内のシフ
トはビットの整数で行なわれるので、第１段階は位相比
較器内で行なわれ、位相比較器１１へ出力２進トレイン
が切換わる。この切換えは、クロック位相が行程の部分
に追いついてから行なわれる。

第２図は第１チヤネルＴ１に対応するバッフ７メモリＭ
１を構成するＮ個のＤ−タイプ双安定回路を表わし、前
記バッフ７メモリＭ１内で書込み順序を決めるＮ個の双
安定回路も表わす。これはそれ自身でルーブトバックす
るシフトレジスタＲ１から成る。シフトレジスタＲ１は
Ｎ−１個のイと 「０」と１個の「１」で初期値％されである。同じ＜Ｎ
−双安定シフトレジスタＲ１’が読み取りに使われ、こ
れもＮ・−１個の「０」と１個め「１」に初期値化され
るが、「１」の位置は、占込みのものと−錨りない。同
様に、第２チヤネルＴ２に対応する２つのシフトレジス
タＲ２とＲ２’　がある。読取り順序レジスタの「１」
の位置４よ両チャネルで同じである。読取りは、両バッ
ファメモリＭ１とＭ２の同じアドレスのメモリセルから
同時に実行される。

トレインＴ１とＴ２は、メモリＭ１とＭ２を構される。

しかしながら、クロック入力（ＣＫ）側に上昇縁端を有
する双安定回路を介してのみ記憶される。

書込み中に内容が変わってしまうので、同じバッファメ
モリセルでは書込みと読取りを同時に行なうことはでき
ない。

除数Ｎで除算した読取りクロツタ（Ｈ１ｅｃ／Ｎ）と出
力に使用されるチャネルの書込みクロックを同じく除数
Ｎで除算したちの７（すなわちＨ１／Ｎ）は、両方とも
位相比較器１１のそれぞれの入力に印加される。チャネ
ル２の読取りシフトレジスタは、位相クロック閉回路の
除数Ｎの除算回路として使用される。

従来技術による方法では、各バッファメモリＭ１とＭ２
において、読取りが書込みに対して逆位相となるように
行なわれる唯一の平衡ポジションが使用されるが、Ｎが
偶数である場合は、双安定回路１に書込む場合は、読取
りが双安定回路（Ｎ／２）＋１からなされ、 双安定回路２に書込む場合は、読取りが双安定回路（Ｎ
／２）＋２からなされ、 タス 双安定回路Ｎ／２に書込む場合は、読取りがメ安定回路
Ｎからなされ、 双安定回路（Ｎ／２）＋１に書込む場合は、読取 ｌりが双安定回路１からなされる。

第３図と第４図は読取りクロックＨｌｅｃが、出力とな
るチャネル１の書込みクロックＨ１に対してそれぞれ直
角位相と逆位相という二つの特別な場合を吟味している
。

垂直に引いた熱線は２つのトレインＴ１とＴ２のシフト
と、）−１１／Ｎと）ｌｌｅｃ／Ｎの位相差を表示する
。

円に囲んだ数字は、読取りクロック速度Ｈ１ｅｃで読取
られかつ比較されたビットである。

クロックＨ２が禁止される頻度は過大視されている。通
常は一度シフトが行なわれると、２つのトレインＴ１と
Ｔ２は多数ビットにわたり比較される。

クロックが禁止されている場合を■で印しである。例示
では、第３図はＸ　＝　＋　４．２５であるシフトＸを
表わすが、この時Ｎ＝４でかつ、読取りクロックｌｅｅ
／ＮはクロックＨ１”／Ｎと共に直角位相となる。（Ｍ
ｌの第１双安定回路から出力を取る）。

メモリ７Ｍ２の内容は、メモリＭ１の内容に先行する。

トレインＴ１とＴ２との間のシフトＤＥＣは、■で印し
た位置でのクロックジャンプによりＸ−３とＸ＋１（こ
の場合Ｘは４．２５）の範囲でビット９整数だけ変化す
る（使用されていないチャネル内で書込み（よ禁止）。

この場合には、２つのトレイン間のシフトはＯを通らな
いので同期は達成されない。

第４図は、Ｎ・＝４でかつ読取りクロックＨｌｅｃ／Ｎ
が（Ｍｌの第１双安定回路から出力した）クロックＨ１
”／Ｎ７と逆位相となるＸ　＝　＋　４．２５の場合の
シフト表わす。

この場合、メモリＭ２の内容は、メモリＭ１にＩ！！運
して先行する。

トレインＴ１とＴ２の間のシフトＤＥＣは、■で印した
位置でのクロックジャンプにより、Ｘ−２からＸ　＋２
の範囲でビットの整数だけ変化することが分かる。ここ
で再び、読取られた２つのトレイン間のシフトはＯを通
らないので同期は達成されない。

本発明による方法は、位相ロック閉回路についてもう単
一の平衡ポジションに限定されることなく、同ｉ範囲を
拡張する。使用されているチャネルの書込みクロックＨ
１と読取りクロックＨ＋ｅｃとの間の位相偏差が固定な
らば、可能な同期範囲はその時理論的にはＮ　−）−１
ビツトに等しい（実際にはバッファメモリ内で書込みは
読取りと同時に行なわれず、また副次効果とで現実の範
囲はＮビットより若干小さくなる）。

これに反して、本発明による装置では、同期範囲Ｘ−Ｎ
　＋　１かＸ　十Ｎ　−１で動作する第５図で示したよ
うに、同期論理は位相ロック閉回路の中の比較器で働く
。

これはＮ＝４．Ｘ＝＋４．２５とした第６図の例をとれ
ば容易に証明される。

上記のように、読取りが書込みに比較した１ビツト遅れ
て行なわれるならば、可能同期節回はＸ−３からＸ　＋
　１である。

例示中では、読取りクロックＨｌｅｃ／Ｎは書込みクロ
ックＨ１−／Ｎに比較し絵１ビット先行してる。これは
実際に同期範囲をＸ−１からＸ＋３への上昇である。こ
の結果はＮビットバッファメモリにもトレイ間のいかな
るシフトＸにも当てはまる。

使用中チャネル内で読取りがビット書込みの直前か直後
で行なわれている場合、最大同期範囲はこのように得ら
れる。次の説明では、これら２つのポジションを、それ
ぞれ「ケースＡ」と「ケースＢ」とする。

第７図に示したケースＡから第８図に示したケースＢに
移行するためには、読取りは減速されなければならず、
逆にケースＢからケースＡに移行するためには、読取り
は加速されなければならない。Ｎビットバッフ７メモリ
内の同じメモリーセルでは、読取りと吉込みは同時に行
なわれない。

読取りと書込みの間の位相０２差を変化させる時読取り
時間を大幅に変えないとすれば、ＡからＢまたはＢから
Ａへの移行が可能である。これは位相偏差を集積する位
相ロック閉回路の中で発生する。２番目の制約条件とし
ては、２進メツセージの内容を位相ジャンプによって変
更しないことで１つ あるが、下記前例で示したようにこれも当てはまる。

未使用のチャネルは位相がジャンプする間は無関係であ
る。

４ビツトバツフアメモリ内のケースＢからケースＡへの
移行を例にとる。第９図は書込みクロックＦ（１、除数
Ｎで除算した書込みクロック（Ｈ１／Ｎ）、内容を変え
ずに出力に転送されるべき付随的の２進トレイン（例え
ばＴ１）、並びにバッファメモリの４つのセルの内容を
示す。クロスｒＸＪはメモリセルが読取られる時点を示
す。

位相をジトンブする時は、位相ロック閉回路によってポ
ジションＡに安定化する間読取りクロツタは加速される
。これは出力ドレインのビット存続時間を短縮する効果
がある。位相ロック閉回路の機能は、結果のジッターが
装置の下流によって受容されることを確実にするのに充
分な時間にわたり位相ジャンプを集積することである。

図中この時間は当然大いに短縮され、実際に（よ数置ビ
ット以上に発生する。

図形はポジションＢで始まる、すなわち読取りは書込み
の１ビツト前から行なわれる。これはとりわけ内容がメ
モリセルに搬入される直前にクロスが発生することから
明らかである。図形は、読取が書込みの１ビツト後に行
なわれた位相ジャンプの少のポジションＡｒ終わる。こ
のクロスはメモリセルの値を変えた直後である。

セルから読取られた内容は、ＢからＡの位相ジャンプの
間クロックが加速されなかったならばそうなったであろ
うものと同一であることが分かる。

２進メツセージは故に変化していない。

ケースＡからケースＢへ移行する時ｒＸＪで印した読取
り時点が逆方行に移動するのも明らかである。この場合
、読取りクロック）ｌｌｅｃは減速する。メモリセルか
ら読取られた内容は、同様に位相ジャンプによって変化
しない。２進メツセージは変更されない。

従って本発明による方法は、このように次の段階から成
る： １−ＡとＢの状態の位相を比較する。

２−未使用チャネルを禁止して（例えば書込みを禁ｌＦ
シているＭ２に書込んでいるＴ２）同期を得るよう試み
る。

３−可能なＮシフト同期が得られた後で、稼動中のチャ
ネルＴ１からバックアップチャネルＴ２に急に切換える
と、チャネルＴ２は出力チャネルとなる。

４−そうでなければ、位相比較器の状態を変えて２から
再開する。そして ５−一定時間経過しても同期が得られない場合は、チャ
ネルＴ１からチャネルＴ２へ切換える。

変形を包含する。

位相ロック閉回路の観点からは、位相ジャンプの間頻度
の変化（より速いか、遅いか）の方向に作用できること
必要である。２つの平衡ポジション八とＢにおいて、書
込みクロック（Ｎで除算したもの）と読取りクロック（
Ｎで除算したもの）との間の位相偏差に作用できること
も必要である。

第１０図に示すように、第１の解決策は、第１１図に表
わしたようにΔφ＝πを中心とした位相比較（Ａ−Ｂ）
を２つの可変遅延１と２のための装置２５と２６を用い
て２つの段階で得られるようにづることである。

第１２図に示すケースＡでは、Ｎで除算した読取りクロ
ックがＮ　’（″除算した書込みクロックに１ビツト遅
れている。このようにしてＮが偶数の場合には、平衡時
と１Ｈｌｅｃ／Ｎとの間にはτへ＝Ｔ　（Ｎ／２−１　
）の偏差がある。遅延１はτＡに等しく、遅延２は０に
等しい。遅延１は書込みクロックに印加される。

同様に第１３図に示したケースＢでは、τＢ＝Ｔ　（Ｎ
／２−１　）となる。

この遅延はここで読取りクロックに印加される。

遅延２はτＢ１．１ｍ等しく、遅延１はＯに等しい。

この具体例では遅延１と２は同じ値ＯとＴ（Ｎ−２）／
２とを持つ。位相ジャンプが△φ＝２π（Ｎ−１＞／２
Ｎであることを確実にするために遅延１と２（よ連続的
にしかも同時でなく切換えられねばならず、でなければ
、４πの範囲に作動する位相比較器が使用されなければ
ならない。

第２解決策は、位相比較器は第４図に示した応答曲線を
保持するように使用される。

第３解決策では、第１５図に示すように、△φ・・Ｏに
中心を持つ位相比較器が第１６図のブロック図に示すよ
うに単一の可変遅延２７／Ｐと共に使用される。

ケースＡでは第１７図にあるように、クロックＨｌｅｅ
／ＮはクロックＨ１／Ｎに１ビツト分遅れている。

ケースＢでは第１８図に示すように、読取りクロックド
ｌ１ｅｃ／ＮがＨ１／　ＮにＮ−１ビツトだけ遅れてい
る。故にτＢ≦Ｔ（Ｎ−１）である。位相ジャンプは従
って２π／Ｎと２π（Ｎ−１）／Ｎとの間でΔφ＝２π
（Ｎ−２）／Ｎである。

同期論理と位相比較器との間で、位相偏差を処理する方
向指示の信号なしに行なうためには、位相ジャンプが△
φｉくπ範囲の小さい連続的な位相ジャンプに分割され
得るか、または第１９図で示を受容する比較器を使用す
るかのいずれかとなる。

段によって位相ジャンプを集積するのに必要とする時間
を含むものである。

当然本発明は、好適具体例によってのみ説明されており
、種々の構成装置は本発明の範囲を超えない等価の装置
で置換可能である。

【図面の簡単な説明】

第１図はある２進トレインから別の２進トレインへ切換
えるための従来技術の装置のブロック図、第２図は第１
図で表わした装置の詳細図、第３と第４図は第１と第２
図で表わした装置の操作を示した図、第５図は本発明に
よる方法を実ｔＭツるための装置のブロック図、第６．
７．８．９図は本発明による方法の説明図、第１０図か
ら第１９図は本発明による方法を実施するための装置の
変形具体例の方法と操作を表わす図である。 Ｈｌ、Ｈ２・・・・・・クロック、Ｔ１．Ｔ２・・・・
・・ヂャネル、１０．１９・・・・・・スイッチ、１４
，２０．２１・・・・・・除算回路、１６・・・・・・
排他的ＯＲゲート。 代理人弁理士　中　　村　　　　至 手続ネ１ｎ正書（方式） 昭和６２年９月１４日 １、事件の表示　　　昭和６２年特許願第１５２４０５
号２、発明の名称　　　二つの２進トレインを同期する
方法３、補正をする者 事件との関係　　特許出願人 名　称　　　　アルカチル・トムソン・フエソー・エル
チアン ５、補正指令の日付　昭和６２年８月５日６、補正の対
象　　図　面 ７、補正の内容

Claims (9)

【特許請求の範囲】
1. （１）第１トレインから第２トレインに切換えるための
   二つの２進トレインを同期する方法であつて、出力に方
   向づけられ、かつそのため読取りが書込みに対し１ビッ
   ト期間だけ追従するトレインを記憶するバッファメモリ
   内の第１ポジション（ケースＡ）と、読取りが書込みに
   １ビット期間だけ先行する第２ポジション（ケースＢ）
   との間にわたる同期範囲を使用する方法。
2. （２）位相比較器を用いて二つのトレインと連携するク
   ロック間の位相を比較し、前記比較が出力の方に方向づ
   けられたトレインのためにバッファメモリ内で読取りが
   書込みに１ポジションだけ追従するかまたは先行する状
   態で行なわれ、 第２トレインを抑止するか、あるいはまた位相比較器を
   変更して先行ステップに戻ることにより書込み関連した
   読取りのための第２ポジションに移行することにより同
   期を探し求め、さらにバッファメモリ内でＮ回のシフト
   の後に同期を得たならば第１トレインから第２トレイン
   に切換える という複数ステップを包含する特許請求の範囲第１項に
   記載の方法。
3. （３）所定時間の間の探索の後も同期が見られないなら
   ば、第１トレインから第２トレインへ切換えを行なう、
   特許請求の範囲第２項に記載の方法。
4. （４）それぞれＮ個のポジションを保有し、かつその中
   に二つのトレインが記憶される２つのバッファメモリ、 前記メモリ内の２つの書込み禁止装置、 同期論理回路、 位相比較器、低域フィルタ、電圧制御発振器、位相比較
   器の第１入力にフィードバックされる除数Ｎの除算回路
   を包含し、位相比較器の第２入力は第１スイッチを介し
   てそれぞれ除数Ｎの除算回路を通過した後に２つのトレ
   インに連携しているクロックの１つに接続している位相
   ロック閉回路、２つのバッファメモリから読取った２進
   トレンインを入力して、出力が前記同期論理回路に接続
   する２進トレインのビット毎の比較を行なう排他的ＯＲ
   ゲート、 読取った前記トレインの１つを出力に方向づけする第２
   スイッチ から成り、前記同期論理回路が前記両書込み禁止装置と
   、前記両スイッチと、そして前記位相比較器とに接続さ
   れている、特許請求の範囲第１項に記載の方法を実施す
   るための装置。
5. （５）第１遅延調整装置が第１スイッチと位相比較器の
   第１入力との間に配置され、第２遅延調整装置が除数Ｎ
   の除算回路と位相比較器の第２入力との間に配置され、
   同期論理回路が両方の遅延調整装置に接続される、特許
   請求の範囲第４項に記載の装置。
6. （６）Δφが０から２πの範囲で位相比較器の応答曲線
   がＶ＝ｆ（Δφ）である、特許請求の範囲第５項に記載
   の装置。
7. （７）Δφが−πから＋πの範囲で位相比較器の応答曲
   線がＶ＝ｆ（Δφ）である、特許請求の範囲第５項に記
   載の装置。
8. （８）１つの可変遅延装置が除数Ｎの除算回路と位相比
   較器の第２入力との間に配置され、同期論理回路が前記
   遅延装置に接続される、特許請求の範囲第４項に記載の
   装置。
9. （９）Δφが−２πから＋２πの範囲で位相比較器の応
   答曲線がＶ＝ｆ（Δφ）である、特許請求の範囲第８項
   に記載の装置。