JP2697322B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2697322B2 JP2697322B2 JP3027329A JP2732991A JP2697322B2 JP 2697322 B2 JP2697322 B2 JP 2697322B2 JP 3027329 A JP3027329 A JP 3027329A JP 2732991 A JP2732991 A JP 2732991A JP 2697322 B2 JP2697322 B2 JP 2697322B2
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Description
【0001】
【産業上の利用分野】本発明は、無線機の送信部、受信
部等に使用される位相同期回路(PLL)の改良、特に
PLL周波数シンセサイザの改良に関する。
部等に使用される位相同期回路(PLL)の改良、特に
PLL周波数シンセサイザの改良に関する。
【0002】
【従来の技術】PLL周波数シンセサイザは、基準周波
数の任意倍の周波数を出力する機能を持つものである。
その一構成例を図7に示す。
数の任意倍の周波数を出力する機能を持つものである。
その一構成例を図7に示す。
【0003】図7には、水晶発振器5から出力される発
振周波数を分周し基準周波数を発生する基準分周器8A
と、基準周波数と比較周波数の位相差を検出し、その位
相差に相当する誤差信号を出力する位相比較回路9と、
その誤差信号の信号変換を行うチャージポンプ回路10
と、チャージポンプ回路10からの出力信号を平滑して
直流信号を生成するローパスフィルタ11と、その直流
信号の電圧レベルに応じて発振周波数を変える電圧制御
発振器12と、発振周波数を分周し比較周波数を生成す
る比較分周器8Bとを有する。また、基準分周器8Aと
比較分周器8Bに分周比を設定するものとして、分周比
のデータをシリアルに入力するシフトレジスタ6、シフ
トレジスタ6のデータを一時記憶するデータラッチ7
A,7B、データラッチ7A,7Bの一方に対してデー
タの転送を選択する指示データが記憶されるコントロー
ルレジスタ31、分周比の変更を指示する信号LE及び
コントロールレジスタ31の情報を受けるゲート回路1
3A,13Bを有する。
振周波数を分周し基準周波数を発生する基準分周器8A
と、基準周波数と比較周波数の位相差を検出し、その位
相差に相当する誤差信号を出力する位相比較回路9と、
その誤差信号の信号変換を行うチャージポンプ回路10
と、チャージポンプ回路10からの出力信号を平滑して
直流信号を生成するローパスフィルタ11と、その直流
信号の電圧レベルに応じて発振周波数を変える電圧制御
発振器12と、発振周波数を分周し比較周波数を生成す
る比較分周器8Bとを有する。また、基準分周器8Aと
比較分周器8Bに分周比を設定するものとして、分周比
のデータをシリアルに入力するシフトレジスタ6、シフ
トレジスタ6のデータを一時記憶するデータラッチ7
A,7B、データラッチ7A,7Bの一方に対してデー
タの転送を選択する指示データが記憶されるコントロー
ルレジスタ31、分周比の変更を指示する信号LE及び
コントロールレジスタ31の情報を受けるゲート回路1
3A,13Bを有する。
【0004】このPLL周波数シンセサイザの動作を図
8を用いて説明する。図において、電源投入後の初期状
態T0において、クロックCKに同期してシフトレジス
タ6、コントロールレジスタ31に分周比データ、指示
データが同時にシリアルに書き込まれる。T1では、切
替信号LEがハイレベルとなり、指示データに基づきデ
ータラッチ7Aにデータを転送し、基準分周器8Aの分
周比を設定する。T2では、シフトレジスタ6に比較分
周器8Bへ設定する分周比データが書き込まれる。T3
では切替信号LEのハイレベルでデータラッチ7Bに対
して分周比データが転送され、比較分周器8Bへ分周比
が設定される。
8を用いて説明する。図において、電源投入後の初期状
態T0において、クロックCKに同期してシフトレジス
タ6、コントロールレジスタ31に分周比データ、指示
データが同時にシリアルに書き込まれる。T1では、切
替信号LEがハイレベルとなり、指示データに基づきデ
ータラッチ7Aにデータを転送し、基準分周器8Aの分
周比を設定する。T2では、シフトレジスタ6に比較分
周器8Bへ設定する分周比データが書き込まれる。T3
では切替信号LEのハイレベルでデータラッチ7Bに対
して分周比データが転送され、比較分周器8Bへ分周比
が設定される。
【0005】T3〜T4の期間中は、基準分周器8Aと
比較分周器8Bの出力周波数が一致するように、位相比
較回路9→チャージポンプ回路10→ローパスフィルタ
11→電圧制御発振器12→比較分周器8Bのループに
よってロック状態へ移行する動作が行われる。その後、
電圧制御発振器12の出力である出力端子の周波数fv
coを変更するときは、上記のT3〜T4の期間中、即
ち、ロック状態の期間に、新規の比較分周器の分周比の
データをシフトレジスタ6に書き込んでおき、切替信号
LEがハイレベルとなるT4でデータラッチ7Bへデー
タが転送されて書き換えられる。以降、T5,T6・・
・と、PLLがロック状態のとき、出力端子の周波数f
vcoの変更を必要とする毎に、即ち次に必要となる周
波数に相当する分周比の書き換えが必要となる毎に、比
較分周器の分周比データの更新が行われる。
比較分周器8Bの出力周波数が一致するように、位相比
較回路9→チャージポンプ回路10→ローパスフィルタ
11→電圧制御発振器12→比較分周器8Bのループに
よってロック状態へ移行する動作が行われる。その後、
電圧制御発振器12の出力である出力端子の周波数fv
coを変更するときは、上記のT3〜T4の期間中、即
ち、ロック状態の期間に、新規の比較分周器の分周比の
データをシフトレジスタ6に書き込んでおき、切替信号
LEがハイレベルとなるT4でデータラッチ7Bへデー
タが転送されて書き換えられる。以降、T5,T6・・
・と、PLLがロック状態のとき、出力端子の周波数f
vcoの変更を必要とする毎に、即ち次に必要となる周
波数に相当する分周比の書き換えが必要となる毎に、比
較分周器の分周比データの更新が行われる。
【0006】なお、このPLL周波数シンセサイザにお
いて、基準分周器8Aの出力周波数をfr比較分周器の
8Bの出力周波数をfvとすると、PLLがロック状態
になったときfr,fvは同一周波数かつ同一位相とな
る。この状態をPLLがロックしたと言い、このとき電
圧制御発振器12の出力周波数fvcoはfrと比較分
周器8Bの分周比Nとの積で表される周波数つまりfv
co=N×frで表される。
いて、基準分周器8Aの出力周波数をfr比較分周器の
8Bの出力周波数をfvとすると、PLLがロック状態
になったときfr,fvは同一周波数かつ同一位相とな
る。この状態をPLLがロックしたと言い、このとき電
圧制御発振器12の出力周波数fvcoはfrと比較分
周器8Bの分周比Nとの積で表される周波数つまりfv
co=N×frで表される。
【0007】
【発明が解決しようとする課題】従来、PLL周波数シ
ンセサイザを使用する送受信機等では、例えば送信と受
信とが異なる2つの周波数で使用されることがある。P
LL周波数シンセサイザの周波数の切り換えは、図9に
示される様に、キー等の入力により外部から指示された
周波数のチャンネルがチャンネル制御回路1に入力さ
れ、そのチャンネルに対応する制御信号をマイクロコン
ピュータ2に入力し、マイクロコンピュータ2によって
制御信号に対応する分周比データをメモリから読み出し
て、PLL・IC4のシフトレジスタ6にデータとして
書き込むことで行われる。なお、PLL・IC4には、
上述の図7のPLL周波数シンセサイザが設けられてい
る。
ンセサイザを使用する送受信機等では、例えば送信と受
信とが異なる2つの周波数で使用されることがある。P
LL周波数シンセサイザの周波数の切り換えは、図9に
示される様に、キー等の入力により外部から指示された
周波数のチャンネルがチャンネル制御回路1に入力さ
れ、そのチャンネルに対応する制御信号をマイクロコン
ピュータ2に入力し、マイクロコンピュータ2によって
制御信号に対応する分周比データをメモリから読み出し
て、PLL・IC4のシフトレジスタ6にデータとして
書き込むことで行われる。なお、PLL・IC4には、
上述の図7のPLL周波数シンセサイザが設けられてい
る。
【0008】送信と受信とが異なる2つの周波数で使用
される場合は、送信と受信は交互に行われるのが普通で
あるため、PLL周波数シンセサイザでは送信および受
信の異なる周波数を交互に発生させることが必要とな
る。つまり、PLL周波数シンセサイザでは2つの異な
る分周比N1,N2を交互にデータラッチ7Bへ転送す
る動作を繰り返すようになる。
される場合は、送信と受信は交互に行われるのが普通で
あるため、PLL周波数シンセサイザでは送信および受
信の異なる周波数を交互に発生させることが必要とな
る。つまり、PLL周波数シンセサイザでは2つの異な
る分周比N1,N2を交互にデータラッチ7Bへ転送す
る動作を繰り返すようになる。
【0009】このような分周比N1,N2のシフトレジ
スタまたはレジスタへの交互の書き込みについて、従来
の図7のPLL周波数シンセサイザでは、シフトレジス
タへ新規の分周比データをシリアルに書き込むので、全
てのビットの書き込みが終了するまでの時間が長く、よ
って分周比の切り換えをキー入力等で指示してから実際
に切り換わるまでの動作が鈍いという欠点がある。
スタまたはレジスタへの交互の書き込みについて、従来
の図7のPLL周波数シンセサイザでは、シフトレジス
タへ新規の分周比データをシリアルに書き込むので、全
てのビットの書き込みが終了するまでの時間が長く、よ
って分周比の切り換えをキー入力等で指示してから実際
に切り換わるまでの動作が鈍いという欠点がある。
【0010】また、図7のPLL周波数シンセサイザで
は、異なる分周比データをシフトレジスタまたはレジス
タに交互の書き込む場合、その書き込み毎にマイクロコ
ンピュータ2はメモリ3へ分周比データの読み出しを
し、さらにシフトレジスタまたはレジスタへの書き込み
をする必要がある。よって、分周比データのメモリ3へ
の読み出し、そしてシフトレジスタまたはレジスタへの
書き込みまでの処理が頻繁となるため、誤データが発生
する頻度が高くなって信頼性が低くなる欠点がある。
は、異なる分周比データをシフトレジスタまたはレジス
タに交互の書き込む場合、その書き込み毎にマイクロコ
ンピュータ2はメモリ3へ分周比データの読み出しを
し、さらにシフトレジスタまたはレジスタへの書き込み
をする必要がある。よって、分周比データのメモリ3へ
の読み出し、そしてシフトレジスタまたはレジスタへの
書き込みまでの処理が頻繁となるため、誤データが発生
する頻度が高くなって信頼性が低くなる欠点がある。
【0011】従って、本発明では、従来のPLL周波数
シンセサイザに比べ、新規の分周比の切り換えを指示し
てから実際に切り換わるまでの動作が比較的高速で、か
つ、分周比の切り換え回数毎に行われる分周比データの
メモリ3への読み出しからシフトレジスタまたはレジス
タへの書き込みまでの処理回数を減少させたPLL周波
数シンセサイザの提供を目的とする。
シンセサイザに比べ、新規の分周比の切り換えを指示し
てから実際に切り換わるまでの動作が比較的高速で、か
つ、分周比の切り換え回数毎に行われる分周比データの
メモリ3への読み出しからシフトレジスタまたはレジス
タへの書き込みまでの処理回数を減少させたPLL周波
数シンセサイザの提供を目的とする。
【0012】
【課題を解決するための手段】図1は本発明の原理説明
図である。図1において、40は発振器、41は基準分
周器であり、発振器40の発振周波数を任意の周波数に
変換するもの、42は比較回路であり、基準分周器41
から出力される基準周波数と比較分周器43から出力さ
れる周波数との位相差を検出し、その位相差に応じて出
力される信号を平滑にして得られる直流電圧に応じた周
波数を出力するもの、43は比較分周器であり、位相比
較回路42からの周波数を所定の分周比で分周するも
の、451〜45nは複数のシフトレジスタであり、比
較分周器43へ与える分周比を記憶するもの、47は選
択用端子であり、入力される信号を受けて複数のシフト
レジスタ451〜45nの内の一つのレジスタを選択す
るもの、48は出力端子である。上記の目的は、このよ
うに、任意の分周比データを設定できる可変分周器と、
それぞれが前記一の可変分周器に対する相異なる分周比
データを記憶する複数のシフトレジスタと、前記複数の
シフトレジスタのうちの一のシフトレジスタに記憶され
ている分周比データを選択的に前記可変分周器に転送す
る手段とを有する位相同期回路において、前記分周比デ
ータ及び選択信号が与えられ、前記複数のシフトレジス
タのうち該選択信号に対応する任意のシフトレジスタへ
該分周比データを入力する手段を設けたことを特徴とす
る位相同期回路によって達成される。
図である。図1において、40は発振器、41は基準分
周器であり、発振器40の発振周波数を任意の周波数に
変換するもの、42は比較回路であり、基準分周器41
から出力される基準周波数と比較分周器43から出力さ
れる周波数との位相差を検出し、その位相差に応じて出
力される信号を平滑にして得られる直流電圧に応じた周
波数を出力するもの、43は比較分周器であり、位相比
較回路42からの周波数を所定の分周比で分周するも
の、451〜45nは複数のシフトレジスタであり、比
較分周器43へ与える分周比を記憶するもの、47は選
択用端子であり、入力される信号を受けて複数のシフト
レジスタ451〜45nの内の一つのレジスタを選択す
るもの、48は出力端子である。上記の目的は、このよ
うに、任意の分周比データを設定できる可変分周器と、
それぞれが前記一の可変分周器に対する相異なる分周比
データを記憶する複数のシフトレジスタと、前記複数の
シフトレジスタのうちの一のシフトレジスタに記憶され
ている分周比データを選択的に前記可変分周器に転送す
る手段とを有する位相同期回路において、前記分周比デ
ータ及び選択信号が与えられ、前記複数のシフトレジス
タのうち該選択信号に対応する任意のシフトレジスタへ
該分周比データを入力する手段を設けたことを特徴とす
る位相同期回路によって達成される。
【0013】
【作用】本発明では、図1の構成において、複数のレジ
スタ451,45nに、例えば異なる複数の分周比のデ
ータを記憶しておき、それらを選択して可変分周器43
に与えている。よって、新規の分周比のデータの書き込
みにはその書き込みまでの時間は従来の図7のPLL周
波数シンセサイザと同様に必要になるが、設定後はレジ
スタの切り換え時間のみで、新規の分周比データの切り
換えを指示してから実際に切り換わるまでの動作で決ま
るので高速化できる。
スタ451,45nに、例えば異なる複数の分周比のデ
ータを記憶しておき、それらを選択して可変分周器43
に与えている。よって、新規の分周比のデータの書き込
みにはその書き込みまでの時間は従来の図7のPLL周
波数シンセサイザと同様に必要になるが、設定後はレジ
スタの切り換え時間のみで、新規の分周比データの切り
換えを指示してから実際に切り換わるまでの動作で決ま
るので高速化できる。
【0014】また、複数のレジスタ451,45nに記
憶されている分周比データを選択するものであるから、
分周比の切り換え回数毎にメモリ3への読み出しからレ
ジスタへの書き込みは、新規の分周比のデータを設定す
るときだけで済み、設定回数を減少させることができ
る。
憶されている分周比データを選択するものであるから、
分周比の切り換え回数毎にメモリ3への読み出しからレ
ジスタへの書き込みは、新規の分周比のデータを設定す
るときだけで済み、設定回数を減少させることができ
る。
【0015】
【実施例】図2は本発明の一実施例を示す図である。本
実施例において、図7のPLL周波数シンセサイザと構
成が相違しているのは、シフトレジスタ15A,15B
・・・が複数設けられていること、それらシフトレジス
タ15A,15B・・・への分周比データを選択信号S
に応答して切り換えるマルチプレクサ14と、各シフト
レジスタ15A,15B・・・の分周比データをデータ
ラッチ7A,7Bに応答して与えるための切替信号L
1,L2と、シフトレジスタ15A,15B・・・を任
意に選択するための信号C1,C2・・・が入力する端
子201,202と、各シフトレジスタ15A,15B
・・・からデータラッチ7A,7Bに分周比のデータを
与える信号線とを有していることである。なお、図7と
同様のものには同様の符号を付け、その構成の説明は省
略する。
実施例において、図7のPLL周波数シンセサイザと構
成が相違しているのは、シフトレジスタ15A,15B
・・・が複数設けられていること、それらシフトレジス
タ15A,15B・・・への分周比データを選択信号S
に応答して切り換えるマルチプレクサ14と、各シフト
レジスタ15A,15B・・・の分周比データをデータ
ラッチ7A,7Bに応答して与えるための切替信号L
1,L2と、シフトレジスタ15A,15B・・・を任
意に選択するための信号C1,C2・・・が入力する端
子201,202と、各シフトレジスタ15A,15B
・・・からデータラッチ7A,7Bに分周比のデータを
与える信号線とを有していることである。なお、図7と
同様のものには同様の符号を付け、その構成の説明は省
略する。
【0016】図2のPLL周波数シンセサイザにおい
て、マルチプレクサ14は、選択信号Sをデコードして
シフトレジスタ15A,15B・・・の内1つを選択し
て、メモリから読み出された分周比データDをシフトレ
ジスタ15A,15B・・・に振り分ける。シフトレジ
スタ15A,15B・・・は、切替信号L1,L2の入
力に応答して、その入力に該当するシフトレジスタに書
き込まれている分周比データを選択されているデータラ
ッチ7Aまたは7Bに転送するよう構成されている。
て、マルチプレクサ14は、選択信号Sをデコードして
シフトレジスタ15A,15B・・・の内1つを選択し
て、メモリから読み出された分周比データDをシフトレ
ジスタ15A,15B・・・に振り分ける。シフトレジ
スタ15A,15B・・・は、切替信号L1,L2の入
力に応答して、その入力に該当するシフトレジスタに書
き込まれている分周比データを選択されているデータラ
ッチ7Aまたは7Bに転送するよう構成されている。
【0017】データラッチ7Bは、図3のように、4つ
のNAND回路17A〜17Dから構成された複数の1
ビットラッチ回路71,72,・・・7mからなる。切
替信号L2がハイレベルになると、複数のシフトレジス
タ15A,15B・・・のうち選択された一のシフトレ
ジスタに記憶されているmビットよりなる分周比データ
の各ビットD1〜Dmが、データラッチ7Bの1ビット
ラッチ回路71,72,・・・7mへそれぞれ転送さ
れ、保持される。これと同時に、分周比データの各ビッ
トD1〜Dmが、1ビットラッチ回路71,72,・・
・7mから出力され、比較分周器8Bに入力される。比
較分周器8Bは、図4に示されるように、複数段のフリ
ップフロップFF1〜FFmを含むカウンタ21と、N
AND回路22と、三個のフリップフロップFFa〜F
Fcよりなる回路23とを有している。そして、カウン
タ21を構成する各フリップフロップFF1〜FFmの
D入力端子には、前記1ビットラッチ回路71,72,
・・・7mから出力された分周比データの各ビットD1
〜Dmがそれぞれ入力される。図中のロード信号LOA
Dがローレベルのとき、ハイレベルの入力データ(D1
〜Dm)が入力されたフリップフロップはハイレベルに
セットされ(保持している情報が“1”となる)、ロー
レベルの入力データ(D1〜Dm)が入力されたフリッ
プフロップはローレベルにセットされる(保持している
情報が“0”となる)。即ち、ロード信号LOADがロ
ーレベルのとき、前記データラッチ7Bから出力された
分周比データ(D1〜Dm)が比較分周器8Bに設定さ
れることになる。次に、ロード信号LOADがハイレベ
ルに復帰すると、カウンタ21はクロック信号CKに同
期してダウンカウントを始める。ところで、カウンタ2
1は、ロード信号LOADがローレベルのときに分周比
データ(D1〜Dm)を読み込み、ロード信号LOAD
がハイレベルに復帰するとダウンカウントを始めるので
あるが、クロック信号CKの周波数が高くなってカウン
タ動作が高速化されると、ロード信号LOADがローレ
ベルにある期間内に分周比データ(D1〜Dm)を正し
く読み込むことができなくなる恐れが出てくる。これを
防止するため、図4の実施例では、NAND回路22と
三個のフリップフロップよりなる回路23とによってい
わゆる「早期デコードによる周波数エクステンダ回路」
を構成し、この回路によってロード信号LOADを発生
させている。即ち、NAND回路22の入力側には、F
F3のQ出力、及び他の全てのFF(FF1,FF2,
FF4〜FFm)の反転Q出力が接続されている。従っ
て、カウンタ21がダウンカウントを行い、FF3の保
持値のみがハイレベルになったとき(FF3は最下位か
ら数えて3番目のFFであるから、カウンタ21のカウ
ント値が十進表現で「4」までダウンカウントされたと
き)、NAND回路22が動作してローレベル信号を出
力する。そして、次のクロック周期(カウンタ21のカ
ウント値が十進表現で「3」のとき)に、そのローレベ
ル信号は回路23のフリップフロップFFaのQ出力側
までシフトされる。同様にして、そのローレベル信号は
FFb,FFaの順にシフトされ、カウンタ21のカウ
ント値が十進表現で「1」となったクロック周期におい
て、FFcのQ出力端子から、ローレベルのロード信号
LOADとして出力される。そして、次のクロック周期
(カウンタ21のカウント値が十進表現で「0」のと
き)の開始時点においてロード信号LOADがローレベ
ルであるから、カウンタ21の各フリップフロップFF
1〜FFmはそれぞれのD入力端子から新たな分周比デ
ータの各ビットD1〜Dmを入力する。このように、デ
コーダ(NAND回路22)によるカウンタ21のダウ
ンカウントの終了の検知を実際にダウンカウントが終了
する前(カウンタ21のカウント値が十進表現で「4」
のとき)に行っているため、カウント値が十進表現で
「0」のクロック周期の開始時点においてロード信号L
OADが確実にローレベルに確定している。従って、ク
ロック信号CKの周波数が高くなってカウンタ動作が高
速化されても、余裕をもって新たな分周比データD1〜
Dmを読み込むことができる。
のNAND回路17A〜17Dから構成された複数の1
ビットラッチ回路71,72,・・・7mからなる。切
替信号L2がハイレベルになると、複数のシフトレジス
タ15A,15B・・・のうち選択された一のシフトレ
ジスタに記憶されているmビットよりなる分周比データ
の各ビットD1〜Dmが、データラッチ7Bの1ビット
ラッチ回路71,72,・・・7mへそれぞれ転送さ
れ、保持される。これと同時に、分周比データの各ビッ
トD1〜Dmが、1ビットラッチ回路71,72,・・
・7mから出力され、比較分周器8Bに入力される。比
較分周器8Bは、図4に示されるように、複数段のフリ
ップフロップFF1〜FFmを含むカウンタ21と、N
AND回路22と、三個のフリップフロップFFa〜F
Fcよりなる回路23とを有している。そして、カウン
タ21を構成する各フリップフロップFF1〜FFmの
D入力端子には、前記1ビットラッチ回路71,72,
・・・7mから出力された分周比データの各ビットD1
〜Dmがそれぞれ入力される。図中のロード信号LOA
Dがローレベルのとき、ハイレベルの入力データ(D1
〜Dm)が入力されたフリップフロップはハイレベルに
セットされ(保持している情報が“1”となる)、ロー
レベルの入力データ(D1〜Dm)が入力されたフリッ
プフロップはローレベルにセットされる(保持している
情報が“0”となる)。即ち、ロード信号LOADがロ
ーレベルのとき、前記データラッチ7Bから出力された
分周比データ(D1〜Dm)が比較分周器8Bに設定さ
れることになる。次に、ロード信号LOADがハイレベ
ルに復帰すると、カウンタ21はクロック信号CKに同
期してダウンカウントを始める。ところで、カウンタ2
1は、ロード信号LOADがローレベルのときに分周比
データ(D1〜Dm)を読み込み、ロード信号LOAD
がハイレベルに復帰するとダウンカウントを始めるので
あるが、クロック信号CKの周波数が高くなってカウン
タ動作が高速化されると、ロード信号LOADがローレ
ベルにある期間内に分周比データ(D1〜Dm)を正し
く読み込むことができなくなる恐れが出てくる。これを
防止するため、図4の実施例では、NAND回路22と
三個のフリップフロップよりなる回路23とによってい
わゆる「早期デコードによる周波数エクステンダ回路」
を構成し、この回路によってロード信号LOADを発生
させている。即ち、NAND回路22の入力側には、F
F3のQ出力、及び他の全てのFF(FF1,FF2,
FF4〜FFm)の反転Q出力が接続されている。従っ
て、カウンタ21がダウンカウントを行い、FF3の保
持値のみがハイレベルになったとき(FF3は最下位か
ら数えて3番目のFFであるから、カウンタ21のカウ
ント値が十進表現で「4」までダウンカウントされたと
き)、NAND回路22が動作してローレベル信号を出
力する。そして、次のクロック周期(カウンタ21のカ
ウント値が十進表現で「3」のとき)に、そのローレベ
ル信号は回路23のフリップフロップFFaのQ出力側
までシフトされる。同様にして、そのローレベル信号は
FFb,FFaの順にシフトされ、カウンタ21のカウ
ント値が十進表現で「1」となったクロック周期におい
て、FFcのQ出力端子から、ローレベルのロード信号
LOADとして出力される。そして、次のクロック周期
(カウンタ21のカウント値が十進表現で「0」のと
き)の開始時点においてロード信号LOADがローレベ
ルであるから、カウンタ21の各フリップフロップFF
1〜FFmはそれぞれのD入力端子から新たな分周比デ
ータの各ビットD1〜Dmを入力する。このように、デ
コーダ(NAND回路22)によるカウンタ21のダウ
ンカウントの終了の検知を実際にダウンカウントが終了
する前(カウンタ21のカウント値が十進表現で「4」
のとき)に行っているため、カウント値が十進表現で
「0」のクロック周期の開始時点においてロード信号L
OADが確実にローレベルに確定している。従って、ク
ロック信号CKの周波数が高くなってカウンタ動作が高
速化されても、余裕をもって新たな分周比データD1〜
Dmを読み込むことができる。
【0018】次に、本実施例のPLL周波数シンセサイ
ザの動作を、図5のシステム構成図、図6の動作説明図
を用いて説明する。説明を簡単にするため、シフトレジ
スタ15A,15B・・・は2つとする。
ザの動作を、図5のシステム構成図、図6の動作説明図
を用いて説明する。説明を簡単にするため、シフトレジ
スタ15A,15B・・・は2つとする。
【0019】電源投入、リセット後T0において、マイ
クロコンピータ2が基準分周器8Aに与える分周比デー
タをメモリ3を介してPLL IC4に自動的に与え
る。PLL IC4内では、その分周比データをクロッ
クCKに同期させてシフトレジスタ15Aまたは15B
にシリアルに書き込む。分周比データには、基準分周器
8A、比較分周器8Bどちらの分周比データであるかを
指定するためにコントロールビットが付加されていて、
コントロールレジスタ31へ格納される。ここでは、コ
ントロールビットが“1”のとき基準分周器8Aへ、
“0”のとき比較分周器8Bへデータが送られるとす
る。いまT0のとき、基準分周器8Aの分周比データN
1の設定として、コントロールレジスタに“1”が格納
されているとすると信号L1が、ハイレベルになること
によりシフトレジスタ15Aに記憶された基準分周器8
Aの分周比データN1がデータラッチ7Aへ転送され
る。T1のときは、図5のチャンネル制御回路1にキー
入力等で入力された例えば送信周波数のチャネルの情報
に基づき、マイクロコンピュータ2がメモリ3からチャ
ンネル情報に対応する分周比のデータN2を読み出し、
そのデータを図2のPLL周波数シンセサイザを構成す
るPLL IC4へ与える。PLL IC4内では、マ
ルチプレクサ14に対してマイクロコンピュータ3から
(または外部端子から)選択信号Sが入力され、デコー
ドされたハイレベルによりシフトレジスタ15A側が選
択されており、クロックCKに応答してシフトレジスタ
15Aにシリアルに書き込まれた分周比データN2が保
持される。T2のときは、T1のときの動作と同じ動作
で、チャネル制御回路1にキー入力等で入力された受信
周波数のチャネル情報に対応する分周比データN3を、
選択信号Sののデコード出力で選択されているシフトレ
ジスタ15B側へ書き込み、分周比データN3が保持さ
れる。以上により、基準分周器8Aには分周比データN
1が設定され、シフトレジスタ15AにデータN2、1
5BにN3が記憶されていることになる。
クロコンピータ2が基準分周器8Aに与える分周比デー
タをメモリ3を介してPLL IC4に自動的に与え
る。PLL IC4内では、その分周比データをクロッ
クCKに同期させてシフトレジスタ15Aまたは15B
にシリアルに書き込む。分周比データには、基準分周器
8A、比較分周器8Bどちらの分周比データであるかを
指定するためにコントロールビットが付加されていて、
コントロールレジスタ31へ格納される。ここでは、コ
ントロールビットが“1”のとき基準分周器8Aへ、
“0”のとき比較分周器8Bへデータが送られるとす
る。いまT0のとき、基準分周器8Aの分周比データN
1の設定として、コントロールレジスタに“1”が格納
されているとすると信号L1が、ハイレベルになること
によりシフトレジスタ15Aに記憶された基準分周器8
Aの分周比データN1がデータラッチ7Aへ転送され
る。T1のときは、図5のチャンネル制御回路1にキー
入力等で入力された例えば送信周波数のチャネルの情報
に基づき、マイクロコンピュータ2がメモリ3からチャ
ンネル情報に対応する分周比のデータN2を読み出し、
そのデータを図2のPLL周波数シンセサイザを構成す
るPLL IC4へ与える。PLL IC4内では、マ
ルチプレクサ14に対してマイクロコンピュータ3から
(または外部端子から)選択信号Sが入力され、デコー
ドされたハイレベルによりシフトレジスタ15A側が選
択されており、クロックCKに応答してシフトレジスタ
15Aにシリアルに書き込まれた分周比データN2が保
持される。T2のときは、T1のときの動作と同じ動作
で、チャネル制御回路1にキー入力等で入力された受信
周波数のチャネル情報に対応する分周比データN3を、
選択信号Sののデコード出力で選択されているシフトレ
ジスタ15B側へ書き込み、分周比データN3が保持さ
れる。以上により、基準分周器8Aには分周比データN
1が設定され、シフトレジスタ15AにデータN2、1
5BにN3が記憶されていることになる。
【0020】比較分周器へのデータ設定は、T3以降に
示すように、送信受信に必要な周波数に相当する分周比
のデータをL1またはL2をハイレベルにすることによ
り、シフトレジスタ15Aまたは15Bから比較分周器
8Aに分周比が設定される。したがって、新規に送信ま
たは受信周波数の変更がない限り、送信または受信周波
数の切り替えは、信号L1,L2の切り換えで行うこと
ができる。コントロールレジスタ31には、マイクロコ
ンピータ2からデータラッチ7A側への書き込みを指示
する“1”の情報が・・・から指示され、・・・から与
えられる信号LEに応答してデータラッチ7Aにシフト
レジスタ6に記憶されたデータが転送される。
示すように、送信受信に必要な周波数に相当する分周比
のデータをL1またはL2をハイレベルにすることによ
り、シフトレジスタ15Aまたは15Bから比較分周器
8Aに分周比が設定される。したがって、新規に送信ま
たは受信周波数の変更がない限り、送信または受信周波
数の切り替えは、信号L1,L2の切り換えで行うこと
ができる。コントロールレジスタ31には、マイクロコ
ンピータ2からデータラッチ7A側への書き込みを指示
する“1”の情報が・・・から指示され、・・・から与
えられる信号LEに応答してデータラッチ7Aにシフト
レジスタ6に記憶されたデータが転送される。
【0021】なお、新規に送信または受信周波数の変更
がある時は、変更する分周比のデータを保持しているシ
フトレジスタに対して、T1時同様の動作で、新規の分
周比のデータを保持させればよい。
がある時は、変更する分周比のデータを保持しているシ
フトレジスタに対して、T1時同様の動作で、新規の分
周比のデータを保持させればよい。
【0022】なお、シフトレジスタが複数のときは、前
述のT2時のシフトレジスタへの分周比データ書き込み
を繰り返せば良い。また、複数のシフトレジスタ15
A,15B・・・の内データラッチ7Bへ書き込むべき
シフトレジスタの選択は、キー入力等により何れか1つ
が選択されるよう生成される信号C1,C2・・・を用
いて選択すれば良い。
述のT2時のシフトレジスタへの分周比データ書き込み
を繰り返せば良い。また、複数のシフトレジスタ15
A,15B・・・の内データラッチ7Bへ書き込むべき
シフトレジスタの選択は、キー入力等により何れか1つ
が選択されるよう生成される信号C1,C2・・・を用
いて選択すれば良い。
【0023】このように、本実施例では、出力周波数の
切り換えは、シフトレジスタ15A,15B・・・を設
けて、それらに保持されている異なる分周比データを切
り換えて行っている。よって、シフトレジスタ15A,
15Bへの新規の分周比データの書き込み時間は必要と
なるが、書き込みの後は、シフトレジスタの切り換え時
間のみで、新規の分周比のデータの切り換えを指示して
から実際に切り換わるまでの動作で決まり高速である。
また、シフトレジスタ15A,15Bに保持されている
分周比のデータを選択するから、分周比の切り換え回数
毎にメモリ3への読み出しからシフトレジスタへの書き
込みは、新規の分周比のデータを設定するときだけで済
み、設定回数を減少させることができる。
切り換えは、シフトレジスタ15A,15B・・・を設
けて、それらに保持されている異なる分周比データを切
り換えて行っている。よって、シフトレジスタ15A,
15Bへの新規の分周比データの書き込み時間は必要と
なるが、書き込みの後は、シフトレジスタの切り換え時
間のみで、新規の分周比のデータの切り換えを指示して
から実際に切り換わるまでの動作で決まり高速である。
また、シフトレジスタ15A,15Bに保持されている
分周比のデータを選択するから、分周比の切り換え回数
毎にメモリ3への読み出しからシフトレジスタへの書き
込みは、新規の分周比のデータを設定するときだけで済
み、設定回数を減少させることができる。
【0024】
【発明の効果】本発明によれば、分周比データを記憶し
ている複数のレジスタを選択するようにして、分周比の
切り換えを行っているから、新規の分周比データの切り
換えを指示してから実際に切り換わるまでの時間が短縮
できる。また分周比の切り換え回数毎のメモリからの読
み出しレジスタへの書き込みは、新規の分周比データを
設定するときだけで済み、設定回数を減少させることが
でき、信頼性が向上する効果を奏する。
ている複数のレジスタを選択するようにして、分周比の
切り換えを行っているから、新規の分周比データの切り
換えを指示してから実際に切り換わるまでの時間が短縮
できる。また分周比の切り換え回数毎のメモリからの読
み出しレジスタへの書き込みは、新規の分周比データを
設定するときだけで済み、設定回数を減少させることが
でき、信頼性が向上する効果を奏する。
【図1】本発明の位相固定ループ回路の原理構成図であ
る。
る。
【図2】本発明の一実施例を示すPLL周波数シンセサ
イザの構成図である。
イザの構成図である。
【図3】図2におけるデータラッチ7A,7Bの構成図
である。
である。
【図4】図2における比較分周器8Bの構成図である。
【図5】実施例のPLL周波数シンセサイザのシステム
構成図である。
構成図である。
【図6】実施例のPLL周波数シンセサイザの動作説明
図である。
図である。
【図7】従来のPLL周波数シンセサイザの構成図であ
る。
る。
【図8】従来のPLL周波数シンセサイザの動作説明図
である。
である。
【図9】従来のPLL周波数シンセサイザのシステム構
成図である。
成図である。
1 チャンネル制御回路 2 マイクロコンピュータ 3 メモリ 4 PLL IC 5 水晶発振器 6,15A,15B,451〜45n シフトレジスタ 7A,7B データラッチ 8A 基準分周器 8B 比較分周器 9 位相比較器 10 チャージポンプ 11 ローパスフィルタ 12 電圧制御発振器 14 マルチプレクサ 41 基準分周器 42 可変分周器 48 出力端子
フロントページの続き (56)参考文献 特開 昭54−60511(JP,A) 特開 平2−170720(JP,A) 特開 平2−94710(JP,A) 特開 昭53−92616(JP,A) 特開 昭53−90811(JP,A)
Claims (2)
- 【請求項1】任意の分周比データを設定できる可変分周
器と、 それぞれが前記一の可変分周器に対する相異なる分周比
データを記憶する複数のシフトレジスタと、 前記複数のシフトレジスタのうちの一のシフトレジスタ
に記憶されている分周比データを選択的に前記可変分周
器に転送する手段とを有する位相同期回路において、 前記分周比データ及び選択信号が与えられ、前記複数の
シフトレジスタのうち該選択信号に対応する任意のシフ
トレジスタへ該分周比データを入力する手段を設けたこ
とを特徴とする位相同期回路。 - 【請求項2】前記シフトレジスタへ分周比データを入力
する手段は、前記選択信号をデコードして複数のシフト
レジスタのうちの任意のシフトレジスタを選択し、前記
分周比データを該選択されたシフトレジスタに入力する
マルチプレクサである請求項1に記載の位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3027329A JP2697322B2 (ja) | 1991-02-21 | 1991-02-21 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3027329A JP2697322B2 (ja) | 1991-02-21 | 1991-02-21 | 位相同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04266221A JPH04266221A (ja) | 1992-09-22 |
JP2697322B2 true JP2697322B2 (ja) | 1998-01-14 |
Family
ID=12218033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3027329A Expired - Lifetime JP2697322B2 (ja) | 1991-02-21 | 1991-02-21 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2697322B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0817326B2 (ja) * | 1993-03-30 | 1996-02-21 | 日本電気株式会社 | 周波数シンセサイザ |
DE19835640A1 (de) | 1998-08-06 | 2000-02-10 | Siemens Ag | Rationaler Frequenzteiler |
US7746132B2 (en) | 2005-09-08 | 2010-06-29 | Panasonic Corporation | PLL circuit |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5390811A (en) * | 1977-01-21 | 1978-08-10 | Saibanetsuto Kougiyou Kk | Simplex and duplex more pll synthesizer |
JPS5392616A (en) * | 1977-01-25 | 1978-08-14 | Saibanetsuto Kougiyou Kk | Simplex and duplex pll synthesizer |
JPS5460511A (en) * | 1977-10-22 | 1979-05-16 | Yaesu Musen Kk | System for commonly using fine receiving frequency control in main frequency controller |
JPH0294710A (ja) * | 1988-09-29 | 1990-04-05 | Nec Corp | 周波数シンセサイザー発振器 |
JPH02170720A (ja) * | 1988-12-23 | 1990-07-02 | Matsushita Electric Ind Co Ltd | 可変分周器 |
-
1991
- 1991-02-21 JP JP3027329A patent/JP2697322B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04266221A (ja) | 1992-09-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |