JP2697322B2

JP2697322B2 - 位相同期回路

Info

Publication number: JP2697322B2
Application number: JP3027329A
Authority: JP
Inventors: 真一関根; 文孝浅見
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-02-21
Filing date: 1991-02-21
Publication date: 1998-01-14
Anticipated expiration: 2013-01-14
Also published as: JPH04266221A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、無線機の送信部、受信
部等に使用される位相同期回路（ＰＬＬ）の改良、特に
ＰＬＬ周波数シンセサイザの改良に関する。

【０００２】

【従来の技術】ＰＬＬ周波数シンセサイザは、基準周波
数の任意倍の周波数を出力する機能を持つものである。
その一構成例を図７に示す。

【０００３】図７には、水晶発振器５から出力される発
振周波数を分周し基準周波数を発生する基準分周器８Ａ
と、基準周波数と比較周波数の位相差を検出し、その位
相差に相当する誤差信号を出力する位相比較回路９と、
その誤差信号の信号変換を行うチャージポンプ回路１０
と、チャージポンプ回路１０からの出力信号を平滑して
直流信号を生成するローパスフィルタ１１と、その直流
信号の電圧レベルに応じて発振周波数を変える電圧制御
発振器１２と、発振周波数を分周し比較周波数を生成す
る比較分周器８Ｂとを有する。また、基準分周器８Ａと
比較分周器８Ｂに分周比を設定するものとして、分周比
のデータをシリアルに入力するシフトレジスタ６、シフ
トレジスタ６のデータを一時記憶するデータラッチ７
Ａ，７Ｂ、データラッチ７Ａ，７Ｂの一方に対してデー
タの転送を選択する指示データが記憶されるコントロー
ルレジスタ３１、分周比の変更を指示する信号ＬＥ及び
コントロールレジスタ３１の情報を受けるゲート回路１
３Ａ，１３Ｂを有する。

【０００４】このＰＬＬ周波数シンセサイザの動作を図
８を用いて説明する。図において、電源投入後の初期状
態Ｔ０において、クロックＣＫに同期してシフトレジス
タ６、コントロールレジスタ３１に分周比データ、指示
データが同時にシリアルに書き込まれる。Ｔ１では、切
替信号ＬＥがハイレベルとなり、指示データに基づきデ
ータラッチ７Ａにデータを転送し、基準分周器８Ａの分
周比を設定する。Ｔ２では、シフトレジスタ６に比較分
周器８Ｂへ設定する分周比データが書き込まれる。Ｔ３
では切替信号ＬＥのハイレベルでデータラッチ７Ｂに対
して分周比データが転送され、比較分周器８Ｂへ分周比
が設定される。

【０００５】Ｔ３〜Ｔ４の期間中は、基準分周器８Ａと
比較分周器８Ｂの出力周波数が一致するように、位相比
較回路９→チャージポンプ回路１０→ローパスフィルタ
１１→電圧制御発振器１２→比較分周器８Ｂのループに
よってロック状態へ移行する動作が行われる。その後、
電圧制御発振器１２の出力である出力端子の周波数ｆｖ
ｃｏを変更するときは、上記のＴ３〜Ｔ４の期間中、即
ち、ロック状態の期間に、新規の比較分周器の分周比の
データをシフトレジスタ６に書き込んでおき、切替信号
ＬＥがハイレベルとなるＴ４でデータラッチ７Ｂへデー
タが転送されて書き換えられる。以降、Ｔ５，Ｔ６・・
・と、ＰＬＬがロック状態のとき、出力端子の周波数ｆ
ｖｃｏの変更を必要とする毎に、即ち次に必要となる周
波数に相当する分周比の書き換えが必要となる毎に、比
較分周器の分周比データの更新が行われる。

【０００６】なお、このＰＬＬ周波数シンセサイザにお
いて、基準分周器８Ａの出力周波数をｆｒ比較分周器の
８Ｂの出力周波数をｆｖとすると、ＰＬＬがロック状態
になったときｆｒ，ｆｖは同一周波数かつ同一位相とな
る。この状態をＰＬＬがロックしたと言い、このとき電
圧制御発振器１２の出力周波数ｆｖｃｏはｆｒと比較分
周器８Ｂの分周比Ｎとの積で表される周波数つまりｆｖ
ｃｏ＝Ｎ×ｆｒで表される。

【０００７】

【発明が解決しようとする課題】従来、ＰＬＬ周波数シ
ンセサイザを使用する送受信機等では、例えば送信と受
信とが異なる２つの周波数で使用されることがある。Ｐ
ＬＬ周波数シンセサイザの周波数の切り換えは、図９に
示される様に、キー等の入力により外部から指示された
周波数のチャンネルがチャンネル制御回路１に入力さ
れ、そのチャンネルに対応する制御信号をマイクロコン
ピュータ２に入力し、マイクロコンピュータ２によって
制御信号に対応する分周比データをメモリから読み出し
て、ＰＬＬ・ＩＣ４のシフトレジスタ６にデータとして
書き込むことで行われる。なお、ＰＬＬ・ＩＣ４には、
上述の図７のＰＬＬ周波数シンセサイザが設けられてい
る。

【０００８】送信と受信とが異なる２つの周波数で使用
される場合は、送信と受信は交互に行われるのが普通で
あるため、ＰＬＬ周波数シンセサイザでは送信および受
信の異なる周波数を交互に発生させることが必要とな
る。つまり、ＰＬＬ周波数シンセサイザでは２つの異な
る分周比Ｎ１，Ｎ２を交互にデータラッチ７Ｂへ転送す
る動作を繰り返すようになる。

【０００９】このような分周比Ｎ１，Ｎ２のシフトレジ
スタまたはレジスタへの交互の書き込みについて、従来
の図７のＰＬＬ周波数シンセサイザでは、シフトレジス
タへ新規の分周比データをシリアルに書き込むので、全
てのビットの書き込みが終了するまでの時間が長く、よ
って分周比の切り換えをキー入力等で指示してから実際
に切り換わるまでの動作が鈍いという欠点がある。

【００１０】また、図７のＰＬＬ周波数シンセサイザで
は、異なる分周比データをシフトレジスタまたはレジス
タに交互の書き込む場合、その書き込み毎にマイクロコ
ンピュータ２はメモリ３へ分周比データの読み出しを
し、さらにシフトレジスタまたはレジスタへの書き込み
をする必要がある。よって、分周比データのメモリ３へ
の読み出し、そしてシフトレジスタまたはレジスタへの
書き込みまでの処理が頻繁となるため、誤データが発生
する頻度が高くなって信頼性が低くなる欠点がある。

【００１１】従って、本発明では、従来のＰＬＬ周波数
シンセサイザに比べ、新規の分周比の切り換えを指示し
てから実際に切り換わるまでの動作が比較的高速で、か
つ、分周比の切り換え回数毎に行われる分周比データの
メモリ３への読み出しからシフトレジスタまたはレジス
タへの書き込みまでの処理回数を減少させたＰＬＬ周波
数シンセサイザの提供を目的とする。

【００１２】

【課題を解決するための手段】図１は本発明の原理説明
図である。図１において、４０は発振器、４１は基準分
周器であり、発振器４０の発振周波数を任意の周波数に
変換するもの、４２は比較回路であり、基準分周器４１
から出力される基準周波数と比較分周器４３から出力さ
れる周波数との位相差を検出し、その位相差に応じて出
力される信号を平滑にして得られる直流電圧に応じた周
波数を出力するもの、４３は比較分周器であり、位相比
較回路４２からの周波数を所定の分周比で分周するも
の、４５１〜４５ｎは複数のシフトレジスタであり、比
較分周器４３へ与える分周比を記憶するもの、４７は選
択用端子であり、入力される信号を受けて複数のシフト
レジスタ４５１〜４５ｎの内の一つのレジスタを選択す
るもの、４８は出力端子である。上記の目的は、このよ
うに、任意の分周比データを設定できる可変分周器と、
それぞれが前記一の可変分周器に対する相異なる分周比
データを記憶する複数のシフトレジスタと、前記複数の
シフトレジスタのうちの一のシフトレジスタに記憶され
ている分周比データを選択的に前記可変分周器に転送す
る手段とを有する位相同期回路において、前記分周比デ
ータ及び選択信号が与えられ、前記複数のシフトレジス
タのうち該選択信号に対応する任意のシフトレジスタへ
該分周比データを入力する手段を設けたことを特徴とす
る位相同期回路によって達成される。

【００１３】

【作用】本発明では、図１の構成において、複数のレジ
スタ４５１，４５ｎに、例えば異なる複数の分周比のデ
ータを記憶しておき、それらを選択して可変分周器４３
に与えている。よって、新規の分周比のデータの書き込
みにはその書き込みまでの時間は従来の図７のＰＬＬ周
波数シンセサイザと同様に必要になるが、設定後はレジ
スタの切り換え時間のみで、新規の分周比データの切り
換えを指示してから実際に切り換わるまでの動作で決ま
るので高速化できる。

【００１４】また、複数のレジスタ４５１，４５ｎに記
憶されている分周比データを選択するものであるから、
分周比の切り換え回数毎にメモリ３への読み出しからレ
ジスタへの書き込みは、新規の分周比のデータを設定す
るときだけで済み、設定回数を減少させることができ
る。

【００１５】

【実施例】図２は本発明の一実施例を示す図である。本
実施例において、図７のＰＬＬ周波数シンセサイザと構
成が相違しているのは、シフトレジスタ１５Ａ，１５Ｂ
・・・が複数設けられていること、それらシフトレジス
タ１５Ａ，１５Ｂ・・・への分周比データを選択信号Ｓ
に応答して切り換えるマルチプレクサ１４と、各シフト
レジスタ１５Ａ，１５Ｂ・・・の分周比データをデータ
ラッチ７Ａ，７Ｂに応答して与えるための切替信号Ｌ
１，Ｌ２と、シフトレジスタ１５Ａ，１５Ｂ・・・を任
意に選択するための信号Ｃ１，Ｃ２・・・が入力する端
子２０１，２０２と、各シフトレジスタ１５Ａ，１５Ｂ
・・・からデータラッチ７Ａ，７Ｂに分周比のデータを
与える信号線とを有していることである。なお、図７と
同様のものには同様の符号を付け、その構成の説明は省
略する。

【００１６】図２のＰＬＬ周波数シンセサイザにおい
て、マルチプレクサ１４は、選択信号Ｓをデコードして
シフトレジスタ１５Ａ，１５Ｂ・・・の内１つを選択し
て、メモリから読み出された分周比データＤをシフトレ
ジスタ１５Ａ，１５Ｂ・・・に振り分ける。シフトレジ
スタ１５Ａ，１５Ｂ・・・は、切替信号Ｌ１，Ｌ２の入
力に応答して、その入力に該当するシフトレジスタに書
き込まれている分周比データを選択されているデータラ
ッチ７Ａまたは７Ｂに転送するよう構成されている。

【００１７】データラッチ７Ｂは、図３のように、４つ
のＮＡＮＤ回路１７Ａ〜１７Ｄから構成された複数の１
ビットラッチ回路７１，７２，・・・７ｍからなる。切
替信号Ｌ２がハイレベルになると、複数のシフトレジス
タ１５Ａ，１５Ｂ・・・のうち選択された一のシフトレ
ジスタに記憶されているｍビットよりなる分周比データ
の各ビットＤ１〜Ｄｍが、データラッチ７Ｂの１ビット
ラッチ回路７１，７２，・・・７ｍへそれぞれ転送さ
れ、保持される。これと同時に、分周比データの各ビッ
トＤ１〜Ｄｍが、１ビットラッチ回路７１，７２，・・
・７ｍから出力され、比較分周器８Ｂに入力される。比
較分周器８Ｂは、図４に示されるように、複数段のフリ
ップフロップＦＦ１〜ＦＦｍを含むカウンタ２１と、Ｎ
ＡＮＤ回路２２と、三個のフリップフロップＦＦａ〜Ｆ
Ｆｃよりなる回路２３とを有している。そして、カウン
タ２１を構成する各フリップフロップＦＦ１〜ＦＦｍの
Ｄ入力端子には、前記１ビットラッチ回路７１，７２，
・・・７ｍから出力された分周比データの各ビットＤ１
〜Ｄｍがそれぞれ入力される。図中のロード信号ＬＯＡ
Ｄがローレベルのとき、ハイレベルの入力データ（Ｄ１
〜Ｄｍ）が入力されたフリップフロップはハイレベルに
セットされ（保持している情報が“１”となる）、ロー
レベルの入力データ（Ｄ１〜Ｄｍ）が入力されたフリッ
プフロップはローレベルにセットされる（保持している
情報が“０”となる）。即ち、ロード信号ＬＯＡＤがロ
ーレベルのとき、前記データラッチ７Ｂから出力された
分周比データ（Ｄ１〜Ｄｍ）が比較分周器８Ｂに設定さ
れることになる。次に、ロード信号ＬＯＡＤがハイレベ
ルに復帰すると、カウンタ２１はクロック信号ＣＫに同
期してダウンカウントを始める。ところで、カウンタ２
１は、ロード信号ＬＯＡＤがローレベルのときに分周比
データ（Ｄ１〜Ｄｍ）を読み込み、ロード信号ＬＯＡＤ
がハイレベルに復帰するとダウンカウントを始めるので
あるが、クロック信号ＣＫの周波数が高くなってカウン
タ動作が高速化されると、ロード信号ＬＯＡＤがローレ
ベルにある期間内に分周比データ（Ｄ１〜Ｄｍ）を正し
く読み込むことができなくなる恐れが出てくる。これを
防止するため、図４の実施例では、ＮＡＮＤ回路２２と
三個のフリップフロップよりなる回路２３とによってい
わゆる「早期デコードによる周波数エクステンダ回路」
を構成し、この回路によってロード信号ＬＯＡＤを発生
させている。即ち、ＮＡＮＤ回路２２の入力側には、Ｆ
Ｆ３のＱ出力、及び他の全てのＦＦ（ＦＦ１，ＦＦ２，
ＦＦ４〜ＦＦｍ）の反転Ｑ出力が接続されている。従っ
て、カウンタ２１がダウンカウントを行い、ＦＦ３の保
持値のみがハイレベルになったとき（ＦＦ３は最下位か
ら数えて３番目のＦＦであるから、カウンタ２１のカウ
ント値が十進表現で「４」までダウンカウントされたと
き）、ＮＡＮＤ回路２２が動作してローレベル信号を出
力する。そして、次のクロック周期（カウンタ２１のカ
ウント値が十進表現で「３」のとき）に、そのローレベ
ル信号は回路２３のフリップフロップＦＦａのＱ出力側
までシフトされる。同様にして、そのローレベル信号は
ＦＦｂ，ＦＦａの順にシフトされ、カウンタ２１のカウ
ント値が十進表現で「１」となったクロック周期におい
て、ＦＦｃのＱ出力端子から、ローレベルのロード信号
ＬＯＡＤとして出力される。そして、次のクロック周期
（カウンタ２１のカウント値が十進表現で「０」のと
き）の開始時点においてロード信号ＬＯＡＤがローレベ
ルであるから、カウンタ２１の各フリップフロップＦＦ
１〜ＦＦｍはそれぞれのＤ入力端子から新たな分周比デ
ータの各ビットＤ１〜Ｄｍを入力する。このように、デ
コーダ（ＮＡＮＤ回路２２）によるカウンタ２１のダウ
ンカウントの終了の検知を実際にダウンカウントが終了
する前（カウンタ２１のカウント値が十進表現で「４」
のとき）に行っているため、カウント値が十進表現で
「０」のクロック周期の開始時点においてロード信号Ｌ
ＯＡＤが確実にローレベルに確定している。従って、ク
ロック信号ＣＫの周波数が高くなってカウンタ動作が高
速化されても、余裕をもって新たな分周比データＤ１〜
Ｄｍを読み込むことができる。

【００１８】次に、本実施例のＰＬＬ周波数シンセサイ
ザの動作を、図５のシステム構成図、図６の動作説明図
を用いて説明する。説明を簡単にするため、シフトレジ
スタ１５Ａ，１５Ｂ・・・は２つとする。

【００１９】電源投入、リセット後Ｔ０において、マイ
クロコンピータ２が基準分周器８Ａに与える分周比デー
タをメモリ３を介してＰＬＬＩＣ４に自動的に与え
る。ＰＬＬＩＣ４内では、その分周比データをクロッ
クＣＫに同期させてシフトレジスタ１５Ａまたは１５Ｂ
にシリアルに書き込む。分周比データには、基準分周器
８Ａ、比較分周器８Ｂどちらの分周比データであるかを
指定するためにコントロールビットが付加されていて、
コントロールレジスタ３１へ格納される。ここでは、コ
ントロールビットが“１”のとき基準分周器８Ａへ、
“０”のとき比較分周器８Ｂへデータが送られるとす
る。いまＴ０のとき、基準分周器８Ａの分周比データＮ
１の設定として、コントロールレジスタに“１”が格納
されているとすると信号Ｌ１が、ハイレベルになること
によりシフトレジスタ１５Ａに記憶された基準分周器８
Ａの分周比データＮ１がデータラッチ７Ａへ転送され
る。Ｔ１のときは、図５のチャンネル制御回路１にキー
入力等で入力された例えば送信周波数のチャネルの情報
に基づき、マイクロコンピュータ２がメモリ３からチャ
ンネル情報に対応する分周比のデータＮ２を読み出し、
そのデータを図２のＰＬＬ周波数シンセサイザを構成す
るＰＬＬＩＣ４へ与える。ＰＬＬＩＣ４内では、マ
ルチプレクサ１４に対してマイクロコンピュータ３から
（または外部端子から）選択信号Ｓが入力され、デコー
ドされたハイレベルによりシフトレジスタ１５Ａ側が選
択されており、クロックＣＫに応答してシフトレジスタ
１５Ａにシリアルに書き込まれた分周比データＮ２が保
持される。Ｔ２のときは、Ｔ１のときの動作と同じ動作
で、チャネル制御回路１にキー入力等で入力された受信
周波数のチャネル情報に対応する分周比データＮ３を、
選択信号Ｓののデコード出力で選択されているシフトレ
ジスタ１５Ｂ側へ書き込み、分周比データＮ３が保持さ
れる。以上により、基準分周器８Ａには分周比データＮ
１が設定され、シフトレジスタ１５ＡにデータＮ２、１
５ＢにＮ３が記憶されていることになる。

【００２０】比較分周器へのデータ設定は、Ｔ３以降に
示すように、送信受信に必要な周波数に相当する分周比
のデータをＬ１またはＬ２をハイレベルにすることによ
り、シフトレジスタ１５Ａまたは１５Ｂから比較分周器
８Ａに分周比が設定される。したがって、新規に送信ま
たは受信周波数の変更がない限り、送信または受信周波
数の切り替えは、信号Ｌ１，Ｌ２の切り換えで行うこと
ができる。コントロールレジスタ３１には、マイクロコ
ンピータ２からデータラッチ７Ａ側への書き込みを指示
する“１”の情報が・・・から指示され、・・・から与
えられる信号ＬＥに応答してデータラッチ７Ａにシフト
レジスタ６に記憶されたデータが転送される。

【００２１】なお、新規に送信または受信周波数の変更
がある時は、変更する分周比のデータを保持しているシ
フトレジスタに対して、Ｔ１時同様の動作で、新規の分
周比のデータを保持させればよい。

【００２２】なお、シフトレジスタが複数のときは、前
述のＴ２時のシフトレジスタへの分周比データ書き込み
を繰り返せば良い。また、複数のシフトレジスタ１５
Ａ，１５Ｂ・・・の内データラッチ７Ｂへ書き込むべき
シフトレジスタの選択は、キー入力等により何れか１つ
が選択されるよう生成される信号Ｃ１，Ｃ２・・・を用
いて選択すれば良い。

【００２３】このように、本実施例では、出力周波数の
切り換えは、シフトレジスタ１５Ａ，１５Ｂ・・・を設
けて、それらに保持されている異なる分周比データを切
り換えて行っている。よって、シフトレジスタ１５Ａ，
１５Ｂへの新規の分周比データの書き込み時間は必要と
なるが、書き込みの後は、シフトレジスタの切り換え時
間のみで、新規の分周比のデータの切り換えを指示して
から実際に切り換わるまでの動作で決まり高速である。
また、シフトレジスタ１５Ａ，１５Ｂに保持されている
分周比のデータを選択するから、分周比の切り換え回数
毎にメモリ３への読み出しからシフトレジスタへの書き
込みは、新規の分周比のデータを設定するときだけで済
み、設定回数を減少させることができる。

【００２４】

【発明の効果】本発明によれば、分周比データを記憶し
ている複数のレジスタを選択するようにして、分周比の
切り換えを行っているから、新規の分周比データの切り
換えを指示してから実際に切り換わるまでの時間が短縮
できる。また分周比の切り換え回数毎のメモリからの読
み出しレジスタへの書き込みは、新規の分周比データを
設定するときだけで済み、設定回数を減少させることが
でき、信頼性が向上する効果を奏する。

【図面の簡単な説明】

【図１】本発明の位相固定ループ回路の原理構成図であ
る。

【図２】本発明の一実施例を示すＰＬＬ周波数シンセサ
イザの構成図である。

【図３】図２におけるデータラッチ７Ａ，７Ｂの構成図
である。

【図４】図２における比較分周器８Ｂの構成図である。

【図５】実施例のＰＬＬ周波数シンセサイザのシステム
構成図である。

【図６】実施例のＰＬＬ周波数シンセサイザの動作説明
図である。

【図７】従来のＰＬＬ周波数シンセサイザの構成図であ
る。

【図８】従来のＰＬＬ周波数シンセサイザの動作説明図
である。

【図９】従来のＰＬＬ周波数シンセサイザのシステム構
成図である。

【符号の説明】

１チャンネル制御回路２マイクロコンピュータ３メモリ４ＰＬＬＩＣ５水晶発振器６，１５Ａ，１５Ｂ，４５１〜４５ｎシフトレジスタ７Ａ，７Ｂデータラッチ８Ａ基準分周器８Ｂ比較分周器９位相比較器１０チャージポンプ１１ローパスフィルタ１２電圧制御発振器１４マルチプレクサ４１基準分周器４２可変分周器４８出力端子

フロントページの続き (56)参考文献特開昭54−60511（ＪＰ，Ａ) 特開平２−170720（ＪＰ，Ａ) 特開平２−94710（ＪＰ，Ａ) 特開昭53−92616（ＪＰ，Ａ) 特開昭53−90811（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】任意の分周比データを設定できる可変分周
器と、それぞれが前記一の可変分周器に対する相異なる分周比
データを記憶する複数のシフトレジスタと、前記複数のシフトレジスタのうちの一のシフトレジスタ
に記憶されている分周比データを選択的に前記可変分周
器に転送する手段とを有する位相同期回路において、前記分周比データ及び選択信号が与えられ、前記複数の
シフトレジスタのうち該選択信号に対応する任意のシフ
トレジスタへ該分周比データを入力する手段を設けたこ
とを特徴とする位相同期回路。
【請求項２】前記シフトレジスタへ分周比データを入力
する手段は、前記選択信号をデコードして複数のシフト
レジスタのうちの任意のシフトレジスタを選択し、前記
分周比データを該選択されたシフトレジスタに入力する
マルチプレクサである請求項１に記載の位相同期回路。