JP2004037332A - データ遅延回路 - Google Patents
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Abstract
【解決手段】第1遅延回路102は、並列データ・クロック(P_CLK)を受けて第1制御電圧(CTRL1)に応じて遅延し、遅延並列データ・クロック(DP_CLK)として出力する。並列データ・クロック(P_CLK)の周波数は、直列データ・クロック(S_CLK)の周波数に比較して低いので、第1遅延回路102には大きな遅延量を提供できる遅延素子を使用可能になる。PLL114は、遅延並列データ・クロック(DP_CLK)を受けて、直列データ・クロック(S_CLK)を生成する。並直列変換回路112は、遅延並列データ・クロック(DP_CLK)に応じて8ビットの並列データをメモリ100から読出し、直列データ・クロック(S_CLK)に従って直列データに変換する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、遅延量を任意に制御した直列データを生成可能なデータ遅延回路に関する。
【0002】
【従来の技術】
デジタル信号処理回路は、通常複数のブロックから構成される。このとき、あるブロックで生成したデジタル信号を次のブロックに送る際に、一定の遅延を加えてから送ることがしばしば必要となる。こうした遅延を発生させる技術については、例えば、特開平6−177722号公報にその一例が開示されている。この例では、直列のデジタル・データがS/Pシフトレジスタで4ビットの並列デジタル・データに変換され、各ビットが4つのシフトレジスタにそれぞれ入力される。各シフトレジスタは、マスター・クロックを4で分周した低速のクロックで動作すれば良いので、比較的安価なものが使用できる。4つのシフトレジスタは、どれも8桁で構成され、それぞれ対応するマルチプレクサが1個ずつ(合計4個)設けられる。各マルチプレクサは、4つのシフトレジスタの同じ桁を同じタイミングで選択するように制御される。データの遅延量は、マルチプレクサが対応するシフトレジスタのどの桁を選択するかで決まる。4つのマルチプレクサから出力されたデータは、P/Sシフトレジスタで直列デジタル・データに再度変換される。これによって、元の直列デジタル・データに対して、一定時間遅延した直列デジタル・データを生成できる。
【0003】
同様な技術が、特公平8−12987号公報にも開示されている。ここでも、直列デジタル・データを並列デジタル・データに変換し、並列デジタル・データの各ビットを遅延した後、直列デジタル・データに再度変換することで、デジタル・データの遅延を実現している。
【0004】
【発明が解決しようとする課題】
上述した従来例では、いずれも遅延した直列デジタル・データは、元の直列デジタル・データと同じクロック(マスター・クロック又はシステムクロック、以下ではマスター・クロックと呼ぶ)に同期して生成している。これは、直列デジタル・データをその次のブロックで使用するにあたり、タイミングを取ることを想定しているからである。例えば、上述の特公平8−12987号公報に開示される技術は、典型的にはテレビジョン信号処理に利用され、これによりフレーム・シンクロナイザー等の製品が実現される。
【0005】
しかし、デジタル・データの遅延量がマスター・クロックの周期の倍数(よって遅延量が連続的でない)であったり、同期している必要のない用途もある。その一例が、デジタル回路のジッタに対する耐性試験で用いる試験用デジタル・データの生成に関するものである。ジッタ耐性試験は、被試験デジタル回路に意図的にジッタを含ませた試験用デジタル・データを供給し、どの程度のジッタまでなら被試験回路が正常に動作可能かを測定する試験である。このジッタ耐性試験用デジタル・データは、被試験デジタル回路に通常供給される正常なデジタル・データに任意量(クロック周期に関係のない)の遅延を加えることで生成すれば良いが、マスター・クロックと同期している必要はない。
【0006】
本発明は、デジタル・データを遅延したときにマスター・クロックとの同期を必要としない用途において有用なものであって、簡易な構成でデジタル・データの遅延量を連続的(アナログ的)に設定可能なデータ遅延回路を提供しようとするものである。このとき、デジタル・データの遅延の変化量を連続的に変化させることで、結果的にジッタを持ったデジタル・データを生成できる。
【0007】
【課題を解決する為の手段】
本発明のデータ遅延回路は、並列データを直列データに変換する際に任意量の遅延を加えて直列データを生成する。並列データは、メモリなどの記憶手段から直接読み出すことで供給してもいいし、直列データを並直列変換手段で変換することで供給しても良い。遅延手段は、例えば、電圧制御遅延素子であり、制御信号に従って遅延量を連続(アナログ)的に変化させることが可能で、並列データ・クロックを受けて、これを制御信号に応じて遅延させ遅延並列データ・クロックとして出力する。並直列変換手段は、遅延並列データ・クロックに応じて並列データをロードし、直列データに変換する。制御手段は、遅延手段に制御信号を供給し、これによって遅延手段におけるクロックの遅延量を制御する。
【0008】
並直列変換手段は、例えばPLL(位相ロックループ)から構成される位相ロック・クロック生成手段を有するようにしても良い。これは、並列データのビット数に応じた周波数を有し、遅延並列データ・クロックに位相ロックされる直列データ・クロックを生成する。例えば、並列データのビット数が8ビットであれば、遅延並列データ・クロックの8倍の周波数を有し、PLLにより遅延並列データ・クロックに位相ロックされる直列データ・クロックを生成する。並直列変換手段は、この直列データ・クロックに従って直列データを出力する。
【0009】
本発明のデータ遅延回路では、並列データを一時的に保持するデータ・バッファ手段を更に設けるようにしても良い。これは、並列データ供給手段として直並列変換手段を用い、直列データを並列データに変換して供給する場合に特に適している。しかし、並列データ供給手段としてメモリを用い、これに記憶した並列データを読み出すことにより並列データを供給する場合でも、このデータ・バッファ手段を設けて良い。
【0010】
遅延手段に供給する制御信号は一定でなくてもよく、例えば正弦波にするなど値を連続的に変化させても良い。これによって、生成される直列データの遅延の変化量が例えば正弦波のように連続的に変化し、結果としてジッタを含む直列データを生成することができる。
【0011】
【発明の実施の形態】
図1は、本発明の第1の実施形態例によるブロック図である。メモリ100には、並列デジタル・データ(以下、単に並列データと呼ぶ)が記憶される。この並列データは、並直列変換ブロック110の直並列変換回路(P/S)112で直列デジタル・データ(以下、直列データと呼ぶ)に変換される。なお、並直列変換ブロック110は、現在では集積回路(IC)化されたものが販売され、周知技術となっている。ここでは、並列データが8ビットの例を示しているが、何ビットでも良い。第1遅延回路102は、典型的には電圧制御遅延素子であり、第1制御信号(CTRL1)の電圧に応じて入力信号を遅延して出力する。このとき、第1制御信号(CTRL1)の電圧を連続(アナログ)的に変化させることで、その遅延量も連続(アナログ)的に変化する。この例では、並列データ・クロック(P_CLK)を受けて遅延し、遅延並列データ・クロック(DP_CLK)として出力する。
【0012】
並列データ・クロック(P_CLK)の発生源は、周知のクロック生成手段で生成できるので、図示していない。並列データ・クロック(P_CLK)生成の一例としてデジタル・テレビジョン信号の場合では、その直列データにマスター・クロックが含まれているのでこれを抽出し、ビット数に応じて分周すれば、並列データ・クロック(P_CLK)を生成できる。
【0013】
遅延並列データ・クロック(DP_CLK)は、メモリ100のリード端子に供給されて、遅延並列データ(DP_DATA)の読出しタイミングを定める。また、並直列変換ブロック110の位相ロック・ループ回路114に供給され、並列データが8ビットであることに対応して、遅延並列データ・クロック(DP_CLK)に位相ロックし、遅延並列データ・クロック(DP_CLK)の周波数の8倍の周波数を持つ直列データ・クロック(S_CLK)を生成するのに使用される。更に、遅延並列データ・クロック(DP_CLK)と位相ロックした並列データ・ロード信号(P_LOAD)が生成され、これに応じてメモリ100からの遅延並列データ(DP_DATA)が並直列変換回路112にロードされる。並列データ・ロード信号(P_LOAD)は、周波数は遅延並列データ・クロック(DP_CLK)と同じものの、位相はこれよりやや遅れるように制御され、メモリ100から遅延並列データ・クロック(DP_CLK)で読み出される遅延並列データ(DP_DATA)をロードできるようにしている。並直列変換回路112は、直列データ・クロック(S_CLK)に従って直列データ(S_DATA)を出力する。
【0014】
第2遅延回路118は、直列データを必要に応じて更に遅延する。第2遅延回路118も典型的には、電圧制御遅延素子であり、第2制御信号(CTRL2)の電圧に応じて入力される直列データを遅延する。上述と同様に、第2制御信号(CTRL2)の電圧を連続(アナログ)的に変化させることで、その遅延量も連続(アナログ)的に変化する。
【0015】
制御回路116は、マイクロプロセッサ等から構成され、第1遅延回路102及び第2遅延回路118のそれぞれに第1制御信号(CTRL1)及び第2制御信号(CTRL2)を供給する。このとき、制御回路116は、第1制御信号(CTRL1)及び第2制御信号(CTRL2)の電圧を制御することよって、第1遅延回路102及び第2遅延回路118それぞれの遅延量を制御する。
【0016】
ところで、現在入手可能な電圧制御遅延素子では、入力信号の速度(周波数)が遅いほど、より大きな遅延量を提供できる素子が存在している。このとき、第1遅延回路102が受ける遅延並列データ・クロック(DP_CLK)の周波数を、第2遅延回路118が受ける直列データの速度と比較すると、平均して約8分の1である。このため、第1遅延回路102には、第2遅延回路118で使用するものよりも、大きな遅延量を提供できる電圧制御遅延素子を使用できる。結果的に、第1遅延回路102において並列データに対して遅延を加えることは、第2遅延回路118で直列データに遅延を加えるのに比較して、大きな遅延量を加えることが可能になる。
【0017】
図2は、遅延並列データ・クロック(DP_CLK)と直列データ・クロック(S_CLK)のタイミング・チャートの一例である。図2では、当初、遅延並列データ・クロック(DP_CLK)の周期がT1であり、これに直列データ・クロック(S_CLK)が位相ロックしている。この状態では、遅延並列データ・クロック(DP_CLK)の1周期中には、直列データ・クロック(S_CLK)が8個存在する。しかし、時点d3においては、第1遅延回路102における遅延量が変更され、遅延並列データ・クロック(DP_CLK)の位相がΦだけ進み、遅延並列データ・クロック(DP_CLK)の周期がT2に変更される。すると、遅延並列データ・クロック(DP_CLK)の時点d3の立上りエッジに対して、これに対応する直列データ・クロック(S_CLK)の立上りエッジは遅れる形となる。すると、PLL114中の電圧制御発振回路(図示せず)が、直列データ・クロック(S_CLK)の周期を短くする方向に制御されるので、次の遅延並列データ・クロック(DP_CLK)の時点d4の立上りエッジでは、直列データ・クロック(S_CLK)の対応する立上りエッジが一致する。
【0018】
図2に示すように、近年はデバイスの進歩によって、直列データ・クロック(S_CLK)の位相の遅れ進みの揺れがないままに、滑らかに位相を一致(位相ロック)させるように制御できるデバイスも出現している。しかし、この他、遅延並列データ・クロック(DP_CLK)の位相に対して、直列データ・クロック(S_CLK)の位相が最初は遅れ、続いて進むという揺れがあった後に位相が一致するものも多い。図3は、こうした例を示すタイミング・チャートである。
【0019】
図2を再度参照すると、d3の時点において、制御回路116は、第1遅延回路に供給する第1制御信号の電圧を、例えば2Vから1Vに変化させてそのまま1Vを維持している。このために、遅延並列データ・クロック(DP_CLK)の位相がΦだけ進んでいる。一方、これとは逆に第1制御信号の電圧を1Vの状態から2Vに変化させた場合(図示せず)では、位相Φだけ遅延並列データ・クロック(DP_CLK)が直列データ・クロック(S_CLK)に対して遅れることになる。更に、第1制御信号の電圧を正弦波のように連続的に変化させた場合を考えれば、遅延並列データ・クロック(DP_CLK)と直列データ・クロック(S_CLK)の位相関係も前後に進んだり遅れたりを繰り返す。このように第1制御信号の電圧変化によって遅延並列データ・クロックの周期が変動し、これにともなって直列データ・クロックの周期も変動する(即ち、ジッタを含む)ようになる。そこで、本発明のデータ遅延回路では、電子回路のジッタ耐性試験に使用するジッタを含むデータ、即ち、遅延の変化量が連続的に変化するデータを生成したい場合には、第1遅延回路102及び第2遅延回路118に供給する制御信号の電圧を所望の波形を有するように変化させる。例えば、制御回路116は、第1遅延回路102に供給する第1制御信号(CTRL1)の電圧の変化が、正弦波となるように制御する。
【0020】
図4は、本発明の第2の実施形態例を示すブロック図である。この実施形態は、遅延を生じさせたい元々のデータが、並列データの形でなく直列データの形である場合に適したものである。図1と対応するものには、同じ符号を付して説明する。
【0021】
直並列変換回路(S/P)101は、マスター・クロック(M_CLK)に従って直列データを受けて直並列変換し、後述する並列データ・クロック(P_CLK)に従って8ビットの並列データ(P_DATA)を出力する。このとき、直並列変換回路101から並列データ(P_DATA)を読出すクロックが第1遅延回路が出力する遅延並列データ・クロック(DP_CLK)でないのは、読み出しクロックの周波数が一定でないと、例えば読み出しクロックが遅くなったときに、直並列変換回路101に入力され保持されている直列データが8ビットを越えてあふれてしまうなど、直並列変換を正常に行えないからである。なお、マスター・クロック(M_CLK)とは、従来例でも説明したように、正常に動作するデジタル回路の直列データの基準となるクロックである。
【0022】
分周回路103は、マスター・クロック(M_CLK)を受けて、並列データ(P_DATA)のビット数がこの例では8ビットであることに対応して周波数を8分の1に分周し、並列データ・クロック(P_CLK)として出力する。この並列データ・クロック(P_CLK)は、第1遅延回路102及びFIFO回路104に供給される。第1遅延回路102は、並列データ・クロック(P_CLK)を第1制御信号(CTRL1)に従って遅延し、遅延並列データ・クロック(DP_CLK)として出力する。FIFO回路104は、並列データ・クロック(P_CLK)に従って並列データ(P_DATA)を読み込み、遅延並列データ・クロック(DP_CLK)に従って遅延並列データ(DP_DATA)を出力する。
【0023】
このとき、第1制御信号(CTRL1)の電圧を、例えば正弦波のように変動させても良い。これによって、遅延並列データ・クロック(DP_CLK)の位相は、並列データ・クロック(P_CLK)に対して進んだり遅れたりを繰り返す。このため、遅延並列データ・クロック(DP_CLK)に従って出力される遅延並列データ・クロック(DP_CLK)の位相も並列データ・クロック(P_CLK)に対して進んだり遅れたりを繰り返す。即ち、遅延並列データ・クロック(DP_CLK)がジッタを持つようになる。遅延並列データ・クロック(DP_CLK)を並直列変換ブロック110で並直列変換する以降の動作については、上述の第1の実施形態と同様である。
【0024】
以上、本発明のデータ遅延回路によれば、遅延量がクロック周期の整数倍に制限されず、遅延量を任意に制御した直列データを出力できる。更に、本発明では、遅延量を連続(アナログ)的に変化させることが可能なだけでなく、遅延の変化量も連続的に変化させることができる。よって、遅延の変化量を連続的に変化させることで、ジッタ耐性試験に適した意図的なジッタを含む試験用直列データを生成できる。このとき、直列データに変換する前の並列データの基準となるクロック(上述の例における遅延並列データ・クロック)の遅延量を制御するため、遅延回路が受ける信号(クロック)の周波数が低くなる。この結果、大きな遅延量を加えることが可能な遅延素子を遅延回路に使用可能となり、直列データに遅延を加える場合に比較して効果的に遅延量を制御可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態例を示すブロック図である。
【図2】遅延並列データ・クロックと直列データ・クロックとのタイミング関係を示すチャート図の一例である。
【図3】遅延並列データ・クロックと直列データ・クロックとのタイミング関係を示すチャート図の他の例である。
【図4】本発明の第2の実施形態例を示すブロック図である。
【符号の説明】
100 メモリ(並列データ供給手段)
101 直並列変換回路(並列データ供給手段)
102 遅延手段
103 分周回路
104 FIFO(バッファ手段)
110 並直列変換ブロック
112 並直列変換回路
114 位相ロック・ループ回路
116 制御手段
CTRL1 制御信号
M_CLK マスター・クロック
P_CLK 並列データ・クロック
S_CLK 直列データ・クロック
P_DATA 並列データ
DP_DATA 遅延並列データ
S_DATA 直列データ
DP_CLK 遅延並列データ・クロック
P_LOAD 並列データ・ロード信号
Claims (6)
- 並列データを供給する並列データ供給手段と、
制御信号に従って遅延量を連続的に変化させることが可能で、並列データ・クロックを受けて遅延並列データ・クロックを出力する遅延手段と、
上記遅延並列データ・クロックに応じて上記並列データをロードし、直列データに変換する並直列変換手段と、
上記遅延手段に上記制御信号を供給する制御手段とを具えるデータ遅延回路。 - 上記並直列変換手段は、上記並列データのビット数に応じた周波数を有し、上記遅延並列データ・クロックに位相ロックされる直列データ・クロックを生成する位相ロック・クロック生成手段を有し、上記直列データ・クロックに従って上記直列データを出力することを特徴とする請求項1記載のデータ遅延回路。
- 上記遅延手段は上記制御信号の電圧に応じて遅延量が連続的に変化する電圧制御遅延素子であることを特徴とする請求項1又は2記載のデータ遅延回路。
- 上記並列データ・クロックに応じて上記並列データを受けて保持し、上記遅延並列データ・クロックに応じて上記並列データを上記並直列変換手段に供給するデータ・バッファ手段を更に具える請求項1乃至3のいずれかに記載のデータ遅延回路。
- 上記並列データ供給手段が直並列変換手段であって、直列データを受けて上記並列データ・クロックに応じて上記並列データを供給することを特徴とする請求項4記載のデータ遅延回路。
- 上記制御信号を連続的に変化させることによって、上記直列データの遅延の変化量を連続的に変化させることを特徴とする請求項1乃至5のいずれかに記載のデータ遅延回路。
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