JPS59212957A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS59212957A JPS59212957A JP8731283A JP8731283A JPS59212957A JP S59212957 A JPS59212957 A JP S59212957A JP 8731283 A JP8731283 A JP 8731283A JP 8731283 A JP8731283 A JP 8731283A JP S59212957 A JPS59212957 A JP S59212957A
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- JP
- Japan
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- instruction
- software
- address
- program
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御装置に関する。
tfi制御記憶上にマイクロプログラムを格納すること
はもとより、主記憶上にマイクロプログラムを格納し、
該マイクロフログラムを直接実行したり又は必要となっ
た機能毎に制御記憶の特定エリヤに取込んだシ、キャッ
ジ一方式によシ任意のエリヤに取込んだりして制御記憶
上で実行する方式が従来より行なわれている。
はもとより、主記憶上にマイクロプログラムを格納し、
該マイクロフログラムを直接実行したり又は必要となっ
た機能毎に制御記憶の特定エリヤに取込んだシ、キャッ
ジ一方式によシ任意のエリヤに取込んだりして制御記憶
上で実行する方式が従来より行なわれている。
このような従来装置においては処理の高速化を目ざし、
記憶素子の高速化とともに処理の複雑化、大規模化に伴
ないマイクロプログラムを構成するマイクロ命令の1ス
テツプで実行する機能を多くし、同時並行動作性を高め
ようとしてビット構成の大なる所謂水平型のマイクロ命
令化が顕著になってきている。
記憶素子の高速化とともに処理の複雑化、大規模化に伴
ないマイクロプログラムを構成するマイクロ命令の1ス
テツプで実行する機能を多くし、同時並行動作性を高め
ようとしてビット構成の大なる所謂水平型のマイクロ命
令化が顕著になってきている。
基本的な演算命令等で使用頻度の高いものでは、上記の
水平型マイクロ命令の%倣を最大限に活用してソフトウ
ェア命令の実行に喪するマイクロ命令の数ヲカ・シ少ぜ
しめ、ソフトウェア命令実行時間を短縮するのに極めて
効果的である。しがシ2、その他の多くの命令、例えば
主記憶上のデータハンドリングを繰返す様なリスト処理
命令及び各種制御命令等ではシーケンシャルな処理が多
く、このような機能に対しても一高度に水平化されたマ
イクロ命令を使用した場合には、個々のマイクロ命令で
は一時にはそれを構成する一部のビットのみが使用され
他の残りのビットは使用されない所謂垂直形マイクロ命
令の使い方とな9、マイクロ命令を格納する主記憶、制
御記憶等に無駄を生ずるという欠点がある。
水平型マイクロ命令の%倣を最大限に活用してソフトウ
ェア命令の実行に喪するマイクロ命令の数ヲカ・シ少ぜ
しめ、ソフトウェア命令実行時間を短縮するのに極めて
効果的である。しがシ2、その他の多くの命令、例えば
主記憶上のデータハンドリングを繰返す様なリスト処理
命令及び各種制御命令等ではシーケンシャルな処理が多
く、このような機能に対しても一高度に水平化されたマ
イクロ命令を使用した場合には、個々のマイクロ命令で
は一時にはそれを構成する一部のビットのみが使用され
他の残りのビットは使用されない所謂垂直形マイクロ命
令の使い方とな9、マイクロ命令を格納する主記憶、制
御記憶等に無駄を生ずるという欠点がある。
本発明の目的は上記の従来装置の欠点を除去し、マイク
ロ命令を格納する主記憶、制御記憶等の無駄を大幅に減
少したマイクロプログラム制御装置と提供することにあ
る。
ロ命令を格納する主記憶、制御記憶等の無駄を大幅に減
少したマイクロプログラム制御装置と提供することにあ
る。
本発明の装置は、制御記憶に格納されたマイクロプログ
ラムにより制御されるデータ処理装置において、第1の
種類のソフトウェア命令と第2の種類のソフトウェア命
令とを有するソフトウェアプログラムと前記第2の種類
のソフトウェア命令のそれぞれの機能の少くとも一部を
第1の種類のソフトウェア命令により構成した命令プロ
グラムとを記憶する記憶手段と、前記記憶手段から読み
出すべきソフトウェア命令のアドレスを設定するアドレ
ス設定手段と、第1の信号の供給に応答して111記ア
ドレス設定手段から供給されるアドレスを一時記憶し7
第2の信号の供給に応答して前記アドレス設定手段に前
記記憶したアドレスを供給する記憶供給手段と、前記ア
ドレス設定手段から供給されるアドレスにより前記記憶
手段から読み出されるソフトウェア命令が第1の種類の
ソフトウェア命令の場合には前記制御記憶に格納されて
いル前記マイクロプログラムにより該命令の実行を行な
う制御相1手段と、前記アドレス設定手段から供給され
るアドレスにより前記記憶手段から読み出されるソフト
ウェア命令が第2の種類のソフトウェア命令の場合には
該命令によυ指定される前記マイクロプログラムのマイ
クロ命令により前記第1の信号f:発生し予め定めた値
全前記第2の種類のソフトウェア命令に対応する前記命
令プログラムの実行開始アドレスとして前記アドレス設
定子の信号を発生する4g号発生手段とを含む。
ラムにより制御されるデータ処理装置において、第1の
種類のソフトウェア命令と第2の種類のソフトウェア命
令とを有するソフトウェアプログラムと前記第2の種類
のソフトウェア命令のそれぞれの機能の少くとも一部を
第1の種類のソフトウェア命令により構成した命令プロ
グラムとを記憶する記憶手段と、前記記憶手段から読み
出すべきソフトウェア命令のアドレスを設定するアドレ
ス設定手段と、第1の信号の供給に応答して111記ア
ドレス設定手段から供給されるアドレスを一時記憶し7
第2の信号の供給に応答して前記アドレス設定手段に前
記記憶したアドレスを供給する記憶供給手段と、前記ア
ドレス設定手段から供給されるアドレスにより前記記憶
手段から読み出されるソフトウェア命令が第1の種類の
ソフトウェア命令の場合には前記制御記憶に格納されて
いル前記マイクロプログラムにより該命令の実行を行な
う制御相1手段と、前記アドレス設定手段から供給され
るアドレスにより前記記憶手段から読み出されるソフト
ウェア命令が第2の種類のソフトウェア命令の場合には
該命令によυ指定される前記マイクロプログラムのマイ
クロ命令により前記第1の信号f:発生し予め定めた値
全前記第2の種類のソフトウェア命令に対応する前記命
令プログラムの実行開始アドレスとして前記アドレス設
定子の信号を発生する4g号発生手段とを含む。
次に本発明について図面を参照して詳細に説明する。
前述のようにソフトウェア命令は水平型マイクロ命令を
使用して実行するのに適する第1の命令群と、かかる実
行には不適の第2の命令群とに大別できる。第1の命令
群は第2の命令群に比し、ソフトウェアプログラムに使
用される頻度は格段に高い。従ってソフトウェアプログ
ラムの実行時間に占める割合は第1の命令群が大部で第
2の命令群がソフトウェアプログラムの実行時間の短縮
に寄与する程度は比較的小であり、本発明はこれに着目
して第2の命令群の取扱いを考え目的たる主記憶等の有
効利用が図れるようにしたのである。
使用して実行するのに適する第1の命令群と、かかる実
行には不適の第2の命令群とに大別できる。第1の命令
群は第2の命令群に比し、ソフトウェアプログラムに使
用される頻度は格段に高い。従ってソフトウェアプログ
ラムの実行時間に占める割合は第1の命令群が大部で第
2の命令群がソフトウェアプログラムの実行時間の短縮
に寄与する程度は比較的小であり、本発明はこれに着目
して第2の命令群の取扱いを考え目的たる主記憶等の有
効利用が図れるようにしたのである。
更に本発明を支えるものにバッファメモリ、並列処理、
パイプライン処理等の近年の大型コンピュータの高速処
理技術の発展がある。これらにより、基本的な演算命令
等の処理時間の大幅な短縮が期待できるようになった。
パイプライン処理等の近年の大型コンピュータの高速処
理技術の発展がある。これらにより、基本的な演算命令
等の処理時間の大幅な短縮が期待できるようになった。
そこで本発明では第1の命令群に属するソフトウェア命
令(以下Aと総称する)は水平型マイクロ命令全使用す
ることとし、第2の命令群に属するソフトウェア命令(
以下Bと総称する)は第1の命令群に属するソフトウェ
ア命令で記述したプログラム(以下命令プログラムと呼
称する)とする。したがってBの実行に当っては該当す
る命令プログラムに含捷れる値数のAすなわちA工、A
2.A3等を実行する必狭がありこのためには更にA、
、A2゜A3等を構成する値数の水平型マイクロ命令を
実行する必要がある。上述のようにBをAにより構成し
た理由は、Bはシーケンシャルな処理が多いので水平型
マイクロ命令を使用しても、同時には一機能のみの実行
しか行なわれない場合が多く、垂直型マイクロ命令と同
じ使い方に寿υ従ってAで記述しても同じことになるか
らである。しかも前述のパイプライン処理等によシッフ
トウエア命令の並列処理が行々えるようになっているた
め実行時間はむしろ短縮される方向にある。
令(以下Aと総称する)は水平型マイクロ命令全使用す
ることとし、第2の命令群に属するソフトウェア命令(
以下Bと総称する)は第1の命令群に属するソフトウェ
ア命令で記述したプログラム(以下命令プログラムと呼
称する)とする。したがってBの実行に当っては該当す
る命令プログラムに含捷れる値数のAすなわちA工、A
2.A3等を実行する必狭がありこのためには更にA、
、A2゜A3等を構成する値数の水平型マイクロ命令を
実行する必要がある。上述のようにBをAにより構成し
た理由は、Bはシーケンシャルな処理が多いので水平型
マイクロ命令を使用しても、同時には一機能のみの実行
しか行なわれない場合が多く、垂直型マイクロ命令と同
じ使い方に寿υ従ってAで記述しても同じことになるか
らである。しかも前述のパイプライン処理等によシッフ
トウエア命令の並列処理が行々えるようになっているた
め実行時間はむしろ短縮される方向にある。
以上の考えを実現するためには従来装置のようニソフト
ウエア命令を解読してマイクロプログラムを実行するだ
けでは不十分で上記のBf、実行するためには、まず実
行すべきソフトウェア命令を解読してマイクロプログラ
ム(水”lマイクロ命令により記述されている)にアク
セスし、これがらBに該当する命令プログラムにアクセ
スし更にコ(7) プログラムの実行のためにマイクロ
プロクラムにアクセスする等が必要に々ってくる。
ウエア命令を解読してマイクロプログラムを実行するだ
けでは不十分で上記のBf、実行するためには、まず実
行すべきソフトウェア命令を解読してマイクロプログラ
ム(水”lマイクロ命令により記述されている)にアク
セスし、これがらBに該当する命令プログラムにアクセ
スし更にコ(7) プログラムの実行のためにマイクロ
プロクラムにアクセスする等が必要に々ってくる。
次に以上の動作を図面を使用して詳細に説明する。
図は本発明の一実施例のブロック図である。図を参照す
ると本つ6明の一実施例は、主記憶(1VifVi )
1と、演算回路2と、制御記憶回路3と命令データフェ
ッチ回路4とから構成されている。
ると本つ6明の一実施例は、主記憶(1VifVi )
1と、演算回路2と、制御記憶回路3と命令データフェ
ッチ回路4とから構成されている。
主記憶1には所定の処理を行なうソフトウェアプログラ
ム11と、ソフトウェア命令で記述された複数の命令プ
ログラム群12とが格納されている。演算回路2は、制
御記憶回路3にょシ制御され各種の演算処理を行うもの
である。制御記憶回路3には、マイクロ命令で記述され
たマイクロプログラムを格納する制御記憶(C8) 3
1と、C831からマイクロ命令を読み出しM読して各
部を制御する制御信号を発生する制御記憶制御回路(算
回路33とがある。命令データフェッチ回路4はC8C
0NT34により制御され、主記憶1からソフトウェア
命令及びデータを取り出し又データを格納したりする回
路であり、取り出した命令を一時格納する命令レジスタ
(IR)41. 取9出したデータまたは格納すべき
データを一時格納するデータレジスタ(DR)44、読
出すべき命令のアドレスデータを一時格納する命令カウ
ンタ(IC)45、IC45のアドレスデータを一時格
納する退避レジスタ(SR)47.次に読み出すべき命
令のアドレスを作成するアドレス加算回路46、読み出
すべき又は書き込むべきデータのアドレスを作成するア
ドレスアダ(AIJD)42およびアドレスを一時格納
するアドレスレジスタ43とを含んでいる。
ム11と、ソフトウェア命令で記述された複数の命令プ
ログラム群12とが格納されている。演算回路2は、制
御記憶回路3にょシ制御され各種の演算処理を行うもの
である。制御記憶回路3には、マイクロ命令で記述され
たマイクロプログラムを格納する制御記憶(C8) 3
1と、C831からマイクロ命令を読み出しM読して各
部を制御する制御信号を発生する制御記憶制御回路(算
回路33とがある。命令データフェッチ回路4はC8C
0NT34により制御され、主記憶1からソフトウェア
命令及びデータを取り出し又データを格納したりする回
路であり、取り出した命令を一時格納する命令レジスタ
(IR)41. 取9出したデータまたは格納すべき
データを一時格納するデータレジスタ(DR)44、読
出すべき命令のアドレスデータを一時格納する命令カウ
ンタ(IC)45、IC45のアドレスデータを一時格
納する退避レジスタ(SR)47.次に読み出すべき命
令のアドレスを作成するアドレス加算回路46、読み出
すべき又は書き込むべきデータのアドレスを作成するア
ドレスアダ(AIJD)42およびアドレスを一時格納
するアドレスレジスタ43とを含んでいる。
先ず第1の命令群に属するソフトウェア命令A工の場合
の動作について説明する。
の動作について説明する。
この人1については従来装置と全く同じ取扱いが行なわ
れる。すなわ゛ち、この場合とはIC45に格納されて
いるアドレス信号を主記憶1に供給し、当該アドレス信
号の指定するアドレスに格納されているソフトウェアプ
ログラム11内の一命令ヲ接続線101を介して読出し
lR41に格納した該−命令がA□であった場合である
。A□によりC831に格納されているマイクロプログ
ラムを読出す先頭アドレスが5AR32に格納され、こ
のアドレス信号が接続線108を介してC831に供給
されて一連の水平型マイクロ命令が読出されてC8C0
NT34で解読され制御信号を113を介して演算回路
2に供給してA1を実行する。この実行においては所要
データが主記憶1から読み出されたり書込まれたシする
が公知技術故説明を省略する。一方A□により次なる命
令のアドレスがアドレス加算回路46によシ作成されI
C45に格納される。マイクロ命令によるA1の実行が
完了するとC8CONT34から次なる命令の要求が出
されIC45に格納されているアドレス信号を主記憶1
に供給して、以下上述の動作を繰返し、かくして複数の
第1の命令群に属するA1.A2・・・Anの命令の実
行が行なわれる。
れる。すなわ゛ち、この場合とはIC45に格納されて
いるアドレス信号を主記憶1に供給し、当該アドレス信
号の指定するアドレスに格納されているソフトウェアプ
ログラム11内の一命令ヲ接続線101を介して読出し
lR41に格納した該−命令がA□であった場合である
。A□によりC831に格納されているマイクロプログ
ラムを読出す先頭アドレスが5AR32に格納され、こ
のアドレス信号が接続線108を介してC831に供給
されて一連の水平型マイクロ命令が読出されてC8C0
NT34で解読され制御信号を113を介して演算回路
2に供給してA1を実行する。この実行においては所要
データが主記憶1から読み出されたり書込まれたシする
が公知技術故説明を省略する。一方A□により次なる命
令のアドレスがアドレス加算回路46によシ作成されI
C45に格納される。マイクロ命令によるA1の実行が
完了するとC8CONT34から次なる命令の要求が出
されIC45に格納されているアドレス信号を主記憶1
に供給して、以下上述の動作を繰返し、かくして複数の
第1の命令群に属するA1.A2・・・Anの命令の実
行が行なわれる。
次に第2の命令群に属するソフトウェア命令B□の場合
の動作について説明する。今度の場合には、IC45の
アドレス信号によシ主記憶1のソフトウェアプログラム
11から読出されlR41に格納された命令はB1であ
る。B□によシ次なる命令のアドレスが上記のA□と同
様にしてIC45に格納される。更にB1によシ指定さ
れるC831のアドレスが接続線105を介し5AR3
2を経てC831に供給され当該アドレスに格納されて
いるマイクロ命令が読み出される。B1により読出され
たマイクロ命令(+vL11と称す)の実行する制御動
作は、制御信号を発生してIC45にあるアドレスブー
タラ5R47に一時格納し、その後C8C0NT34か
ら供給されるアドレスデータを接続線111を介して工
C45に格納し、主記憶1へ当該アドレスデータを供給
して該アドレスに格納しであるB1に対応するした命令
プログラムを格納している主記憶エリヤの先頭アドレス
である。かくして前記マイクロ命令によシ主記憶1に格
納されている命令プログラム群12にアクセスし、所定
のアドレスがらB1をAで記述した命令プログラムの最
初の命令Aiを取り出しlR41に格納する。Aiは第
1の命令群に属するソフトウェア命令であり、前述と同
様にしてC831に格納されている水平型マイクロ命令
によシ実行される。以下B1に対応する命令プログラム
を構成するソフトウェア命令A、+□+ A I+2
’・・・A、+。が順次よみだされ同様に実行される。
の動作について説明する。今度の場合には、IC45の
アドレス信号によシ主記憶1のソフトウェアプログラム
11から読出されlR41に格納された命令はB1であ
る。B□によシ次なる命令のアドレスが上記のA□と同
様にしてIC45に格納される。更にB1によシ指定さ
れるC831のアドレスが接続線105を介し5AR3
2を経てC831に供給され当該アドレスに格納されて
いるマイクロ命令が読み出される。B1により読出され
たマイクロ命令(+vL11と称す)の実行する制御動
作は、制御信号を発生してIC45にあるアドレスブー
タラ5R47に一時格納し、その後C8C0NT34か
ら供給されるアドレスデータを接続線111を介して工
C45に格納し、主記憶1へ当該アドレスデータを供給
して該アドレスに格納しであるB1に対応するした命令
プログラムを格納している主記憶エリヤの先頭アドレス
である。かくして前記マイクロ命令によシ主記憶1に格
納されている命令プログラム群12にアクセスし、所定
のアドレスがらB1をAで記述した命令プログラムの最
初の命令Aiを取り出しlR41に格納する。Aiは第
1の命令群に属するソフトウェア命令であり、前述と同
様にしてC831に格納されている水平型マイクロ命令
によシ実行される。以下B1に対応する命令プログラム
を構成するソフトウェア命令A、+□+ A I+2
’・・・A、+。が順次よみだされ同様に実行される。
最後にB□に対応する命令プログラムの最後のソフトウ
ェア命令A。が読み出されlR41に格納される。
ェア命令A。が読み出されlR41に格納される。
Aoに相当するC831に格納されているマイクロ命令
(IVI I oと称す)の実行する制御動作は、制御
信号を発生しSR47に一時格納されていたアドレスデ
ータeIC45に格納し、当該アドレスデータ金主記憶
1に供給して該アドレスに格納しであるソフトウェアプ
ログラム11の次の命令を読み出すことである。5R4
7に格納してあったアドレスデータはSR1につづく命
令の格納しであるアドレスであるので読み出された命令
はB□に続いて実行すべき命令となる。以上のように、
第1のソフトウェア命令に属するAに対しては従来通り
高度に水平化したマイクロ命令を使用して実行し、第2
のソフトウェア命令に属するBに対してはAで記述した
邸令プログラムとして主記憶1に格納しておき、Brl
によるマイクロ命令MI nで命令カウンタ45のアド
レスデータを一時退避させて該当する命令プログラムに
アクセスして実行し、その最後のソフトウェア命令A。
(IVI I oと称す)の実行する制御動作は、制御
信号を発生しSR47に一時格納されていたアドレスデ
ータeIC45に格納し、当該アドレスデータ金主記憶
1に供給して該アドレスに格納しであるソフトウェアプ
ログラム11の次の命令を読み出すことである。5R4
7に格納してあったアドレスデータはSR1につづく命
令の格納しであるアドレスであるので読み出された命令
はB□に続いて実行すべき命令となる。以上のように、
第1のソフトウェア命令に属するAに対しては従来通り
高度に水平化したマイクロ命令を使用して実行し、第2
のソフトウェア命令に属するBに対してはAで記述した
邸令プログラムとして主記憶1に格納しておき、Brl
によるマイクロ命令MI nで命令カウンタ45のアド
レスデータを一時退避させて該当する命令プログラムに
アクセスして実行し、その最後のソフトウェア命令A。
でマイクロ命令IVII。を実行してBnにつづくソフ
トウェア命令の実行に移行する。
トウェア命令の実行に移行する。
かくすることにより、制御記憶31内に格納される効率
の悪い水平型マイクロ命令の数は格段に減少して制御記
憶31を効率よく使用することができる。
の悪い水平型マイクロ命令の数は格段に減少して制御記
憶31を効率よく使用することができる。
第2のソフトウェア命令群をマイクロプログラム化した
場合には計算機システムが異なれば当該マイクロプログ
ラムも異なシ各システム毎に設計しなければならないが
°、命令プログラム化すればこれはソフトウェア命令で
記述されているので極めて互換性に富むものとなシー回
の設計ですむこととなる。
場合には計算機システムが異なれば当該マイクロプログ
ラムも異なシ各システム毎に設計しなければならないが
°、命令プログラム化すればこれはソフトウェア命令で
記述されているので極めて互換性に富むものとなシー回
の設計ですむこととなる。
本実施例では第2のソフトウェア命令群のソフ) ’)
エフ 命令ハ’1ViI 1 + MI oを除き第
1のソフトウェア命令で構成される例を示したが本発明
はこれに限定されるものではない。すなわち第2のソフ
トウェア命令の一部を直接マイクロプログラムで実行し
他を第1のソフトウェア命令を介して実行する場合にも
当該第2のソフトウェア命令に関連ずけてマイクロ命令
1viI□、Ml、に対する若干の変更によシ本発明は
適用できる。
エフ 命令ハ’1ViI 1 + MI oを除き第
1のソフトウェア命令で構成される例を示したが本発明
はこれに限定されるものではない。すなわち第2のソフ
トウェア命令の一部を直接マイクロプログラムで実行し
他を第1のソフトウェア命令を介して実行する場合にも
当該第2のソフトウェア命令に関連ずけてマイクロ命令
1viI□、Ml、に対する若干の変更によシ本発明は
適用できる。
以上のように本発明にはソフトウェア命令をマイクロプ
ログラムによる実行と命令プログラムを介したマイクロ
プログラムによる実行とを併用して実行することによシ
制御記憶を大幅に減少せしめることかできまたシステム
間で互換性に富むマイクロプログラム制御ができるとい
う効果がある。
ログラムによる実行と命令プログラムを介したマイクロ
プログラムによる実行とを併用して実行することによシ
制御記憶を大幅に減少せしめることかできまたシステム
間で互換性に富むマイクロプログラム制御ができるとい
う効果がある。
図は本発明の一実施例のブロック図である。図において
、1・・・・・・主記憶(■1M ) 、2・・・・・
・演算回路、3・・・・・・制御記憶回路、4・・・・
・・命令データフェッチ回路、11・・・・・・ソフト
ウェアプログラム、12・・・・・・命令プログラム群
、31・・・・・・制御記憶(C8)、32・・・・・
・制御記憶アドレスレジスタ(SAR)、33・・・・
・・アドレス加算回路(+m)、34・・・・・・制御
記憶制御回路(C8C0NT)、41・・・・・・命令
レジスタ(IR)、42・・・・・・アドレスアダ(A
DD)、43・・・・・・アドレスレジスタ(AR)、
44・・・・・・データレジスタ(DR)、45・・・
・・・命令カウンタ(IR)、46・・・・・・アドレ
ス加算回路(十n)、47・・・・・・退避レジスタ(
SR)、101〜116・・・・・・接続線。
、1・・・・・・主記憶(■1M ) 、2・・・・・
・演算回路、3・・・・・・制御記憶回路、4・・・・
・・命令データフェッチ回路、11・・・・・・ソフト
ウェアプログラム、12・・・・・・命令プログラム群
、31・・・・・・制御記憶(C8)、32・・・・・
・制御記憶アドレスレジスタ(SAR)、33・・・・
・・アドレス加算回路(+m)、34・・・・・・制御
記憶制御回路(C8C0NT)、41・・・・・・命令
レジスタ(IR)、42・・・・・・アドレスアダ(A
DD)、43・・・・・・アドレスレジスタ(AR)、
44・・・・・・データレジスタ(DR)、45・・・
・・・命令カウンタ(IR)、46・・・・・・アドレ
ス加算回路(十n)、47・・・・・・退避レジスタ(
SR)、101〜116・・・・・・接続線。
Claims (1)
- 【特許請求の範囲】 制御記憶に格納されたマイクロプログラムにより制御さ
れるデータ処理装置において、第1の種類のソフトウェ
ア命令と第2の種類のソフトウェア命令とを有するソフ
トウェアプログラムと前記第2の種類のソフトウェア命
令のそれぞれの機能の少くとも一部を第1の種類のソフ
トウェア命令により構成した命令プログラムとを記憶す
る記flit手段と、 前記記憶手段から読み出すべきソフトウェア命令のアド
レスを設定するアドレス設定手段と、第1の信号の供給
に応答して前記アドレス設定手段から供給されるアドレ
スを一時記憶し第2の信号の供給に応答して前記アドレ
ス設定手段に前前記アドレス設定手段から供給されるア
ドレスによシ前記記憶手段から読み出されるソフトウェ
ア命令が第1の種類のソフトウェア命令の場合には前記
制御記憶に格納されている前記マイクロプログラムによ
り該命令の実行を行なうf1ill徊1手段と、前記ア
ドレス設定手段から供給されるアドレスにより前記記憶
手段から読み出されるソフトウェア命令が第2の種類の
ソフトウェア命令の場合には該命令により指定される前
記マイクロプログラムのマイクロ命令によ如前記第1の
信号を発生し予め定めた値金前記第2の種類のソフトウ
ェア命令に対応する前記命令プログラムの実行開始アド
レスとして前記アドレス設定手段に供給するアドレス供
給手段と、 會含むことを特徴とするマイクロプログラム制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8731283A JPS59212957A (ja) | 1983-05-18 | 1983-05-18 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8731283A JPS59212957A (ja) | 1983-05-18 | 1983-05-18 | マイクロプログラム制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59212957A true JPS59212957A (ja) | 1984-12-01 |
Family
ID=13911319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8731283A Pending JPS59212957A (ja) | 1983-05-18 | 1983-05-18 | マイクロプログラム制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59212957A (ja) |
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1983
- 1983-05-18 JP JP8731283A patent/JPS59212957A/ja active Pending
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