JPS63318768A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63318768A JPS63318768A JP62154665A JP15466587A JPS63318768A JP S63318768 A JPS63318768 A JP S63318768A JP 62154665 A JP62154665 A JP 62154665A JP 15466587 A JP15466587 A JP 15466587A JP S63318768 A JPS63318768 A JP S63318768A
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- nitride film
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- film
- oxidized
- trench
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、溝底でセルを分離する構造のダイナミックＲ
ＡＭ（ランダム アクセス メモリ）に関連する半導体
装置の製造方法に関する。
ＡＭ（ランダム アクセス メモリ）に関連する半導体
装置の製造方法に関する。
従来の技術
溝底に、高濃度Ｐ層を設けて、特別に分離用の厚い絶縁
膜を形成することなく、セル間の分離をおこなう方式の
ＤＲＡＭが提案されている（第３図）。
膜を形成することなく、セル間の分離をおこなう方式の
ＤＲＡＭが提案されている（第３図）。
第３図において、２ｏはシリコン半導体基板、２１は基
板に形成された溝の内壁及び底部に形成された酸化膜、
２２は溝の底部下の基板内に形成された分離用戸領域、
２３は溝内に形成されたポリシリコンプレート、２４は
溝の内壁に形成されたストレージ用ｎ 領域である。領
域２４とプレート２３間で蓄積容量が形成されている。
板に形成された溝の内壁及び底部に形成された酸化膜、
２２は溝の底部下の基板内に形成された分離用戸領域、
２３は溝内に形成されたポリシリコンプレート、２４は
溝の内壁に形成されたストレージ用ｎ 領域である。領
域２４とプレート２３間で蓄積容量が形成されている。
２６は表面の厚い絶縁膜、２７は書込み、読出し用のＭ
ＯＳ）ランジスタのドレイン領域で領域１３とつながっ
ている。２６はＭＯＳ）ランジスタのポリシリコンゲー
トである。又、溝容量の耐圧向上のため、薄い酸化膜の
上に窒化膜を堆積し、さらにこの窒化膜の上層を酸化し
た３層構造が用いられる。
ＯＳ）ランジスタのドレイン領域で領域１３とつながっ
ている。２６はＭＯＳ）ランジスタのポリシリコンゲー
トである。又、溝容量の耐圧向上のため、薄い酸化膜の
上に窒化膜を堆積し、さらにこの窒化膜の上層を酸化し
た３層構造が用いられる。
発明が解決しようとする問題点
しかし、前記の分離構造を持つＤＲＡＭに、前記の３層
膜を使用した場合、この３層膜の持つ、電圧ストレス下
でのフラットバンドシフトが大きいという特性が、セル
分離を悪化させてしまう。
膜を使用した場合、この３層膜の持つ、電圧ストレス下
でのフラットバンドシフトが大きいという特性が、セル
分離を悪化させてしまう。
さらに、前記分離構造は、薄い絶縁膜が溝底で破壊して
いる場合、全ビア）不良を招く。本発明は、このような
従来の問題を解決し、極めて簡単な工程で、前記分離構
造に、前記３層膜を適用可能とし、さらに、全ビット不
良を招く溝底での薄い絶縁膜の破壊を防ぐものである。
いる場合、全ビア）不良を招く。本発明は、このような
従来の問題を解決し、極めて簡単な工程で、前記分離構
造に、前記３層膜を適用可能とし、さらに、全ビット不
良を招く溝底での薄い絶縁膜の破壊を防ぐものである。
問題点を解決するための手段
本発明の半導体装置の製造方法は、溝の堀られたシリコ
ン基板を熱酸化する工程と、その後窒化膜を堆積する工
程と、たとえば異方性のエツチングにより溝側壁を残し
て、水平部（底部）の前記窒化膜を除去する工程と、前
記窒化膜表面を酸化しかつ前記窒化膜を除去した部分の
基板を同時に酸化する工程を備えたものであり、このよ
うにしてできた側壁の３層膜をＤＲＡＭのストレージ容
量の絶縁膜として用いるもので、側壁には耐圧特性のよ
い３層絶縁膜を作り、同時に溝底には、厚い酸化膜を形
成することを特徴とする。
ン基板を熱酸化する工程と、その後窒化膜を堆積する工
程と、たとえば異方性のエツチングにより溝側壁を残し
て、水平部（底部）の前記窒化膜を除去する工程と、前
記窒化膜表面を酸化しかつ前記窒化膜を除去した部分の
基板を同時に酸化する工程を備えたものであり、このよ
うにしてできた側壁の３層膜をＤＲＡＭのストレージ容
量の絶縁膜として用いるもので、側壁には耐圧特性のよ
い３層絶縁膜を作り、同時に溝底には、厚い酸化膜を形
成することを特徴とする。
作 用
本発明は上記構成により、次のような作用が発揮される
。
。
■ ＤＲＡＭのストレージ容量となる側壁部には、耐圧
特性が良い、充分薄い３層（酸化膜／窒化膜／酸化膜）
膜が形成される。
特性が良い、充分薄い３層（酸化膜／窒化膜／酸化膜）
膜が形成される。
■ 溝底には、比較的厚い酸化膜が形成され、全ビット
不良の原因となる溝底での薄い絶縁膜の耐圧不良を防ぐ
。
不良の原因となる溝底での薄い絶縁膜の耐圧不良を防ぐ
。
■ ■、■がマスク工程なしで、異方性エツチングする
だけで同時に形成さ−れる。
だけで同時に形成さ−れる。
■ 溝底に高濃度Ｐ層を設けて、溝底でセルを分離する
方式のＤＲＡＭのセルの溝底分離部の寄生トランジスタ
のＶ７を高くする。
方式のＤＲＡＭのセルの溝底分離部の寄生トランジスタ
のＶ７を高くする。
■、■の分離構造で、３層膜の使用を可能にする。
実施例
第２図に本発明の一実施例方法により形成されたＤＲＡ
Ｍ容量部および分離部の構造を示す。１はＳｔ（シリコ
ン）半導体基板、２，４．５は酸化膜で、酸化膜２は窒
化膜３の表面に形成されたもので、４は基板の溝の側壁
に形成され、５は基板の溝底部に形成されたものである
。６は溝内に埋込まれたポリシリコンプレートである。
Ｍ容量部および分離部の構造を示す。１はＳｔ（シリコ
ン）半導体基板、２，４．５は酸化膜で、酸化膜２は窒
化膜３の表面に形成されたもので、４は基板の溝の側壁
に形成され、５は基板の溝底部に形成されたものである
。６は溝内に埋込まれたポリシリコンプレートである。
７は基板の溝側壁に形成されたストレージノードｎ＋領
域、８は分離用のＰ＋領域である。
域、８は分離用のＰ＋領域である。
第１図に本発明の製造方法を実施したＤＲＡＭ容量の分
離部の製造工程を示す。まず、溝１ｏの堀られたシリコ
ン半導体基板１を熱酸化し１０ｎｍ以下の酸化膜４を得
るａｏこのとき戸領域８は形成されている。７は溝１０
０基板内壁に形成されたストレージノードｎ＋領域であ
る。さらにｂ図に示すようにシリコン窒化膜３を２０ｎ
ｍ以下ＣＶＤ法にて堆積する。次に異方性エッチで、水
平部分、すなわち溝底部の窒化膜３の一部を除去し、Ｃ
に示すような状態にする。なお、領域８はａ等の他の工
程で形成してもよい。この状態から窒化膜３の上層表面
を酸化を行うと、窒化膜３が酸化されるよりも、はるか
に速いレート、で基板が酸化されるので、ｄのように窒
化膜３の表面に薄い酸化膜２と比較的厚い酸化膜６が溝
底に形成され、信頼性の高い確実な分離が可能となる。
離部の製造工程を示す。まず、溝１ｏの堀られたシリコ
ン半導体基板１を熱酸化し１０ｎｍ以下の酸化膜４を得
るａｏこのとき戸領域８は形成されている。７は溝１０
０基板内壁に形成されたストレージノードｎ＋領域であ
る。さらにｂ図に示すようにシリコン窒化膜３を２０ｎ
ｍ以下ＣＶＤ法にて堆積する。次に異方性エッチで、水
平部分、すなわち溝底部の窒化膜３の一部を除去し、Ｃ
に示すような状態にする。なお、領域８はａ等の他の工
程で形成してもよい。この状態から窒化膜３の上層表面
を酸化を行うと、窒化膜３が酸化されるよりも、はるか
に速いレート、で基板が酸化されるので、ｄのように窒
化膜３の表面に薄い酸化膜２と比較的厚い酸化膜６が溝
底に形成され、信頼性の高い確実な分離が可能となる。
なお、酸化膜４は１０ｎｍ以下、窒化膜３は２００ｎｍ
ａ以下とすることが、ＤＲＡＭの蓄積容量の点か
らは望ましい。こうしたのち、溝１０にポリシリコンプ
レート６、表面の絶縁膜、ＭＯＳ）ランジスタを形成し
て第２図の構造を得る。
ａ以下とすることが、ＤＲＡＭの蓄積容量の点か
らは望ましい。こうしたのち、溝１０にポリシリコンプ
レート６、表面の絶縁膜、ＭＯＳ）ランジスタを形成し
て第２図の構造を得る。
発明の効果
本発明に基づいて製造されるＤＲＡＭのストレージ容量
部分は、従来に比べ、 ■ 全ビット不良を招く、溝底での絶縁不良が解消され
る。
部分は、従来に比べ、 ■ 全ビット不良を招く、溝底での絶縁不良が解消され
る。
■ ０ＮＯ（酸化膜−窒化膜一酸化膜）三層絶縁膜のも
つ、良い耐圧／経時破壊特性が、第３図の構造につけ加
わる。本発明がなければ、ＯＮＯ膜はストレス下でのフ
ラットバンドシフトが大きく、第３図の構造でのセル分
離の信頼性が得られない。
つ、良い耐圧／経時破壊特性が、第３図の構造につけ加
わる。本発明がなければ、ＯＮＯ膜はストレス下でのフ
ラットバンドシフトが大きく、第３図の構造でのセル分
離の信頼性が得られない。
の点で優れたものとなる。そして、本発明はマスク工程
のない簡単な工程で上記構造を実現でき、超高密度なり
ＲＡＭの実現に大きく寄与するものである。
のない簡単な工程で上記構造を実現でき、超高密度なり
ＲＡＭの実現に大きく寄与するものである。
第１図は本発明の一実施例方法におけるＤＲＡＭ容量・
分離の製造工程を示す断面図、第２図は本実施例方法に
て形成された同容量・分離部の断面図、第３図は従来の
容量・分離部、の断面図である。 １・・・・・・８１ 基板、２，４，５・・・・・・
酸化膜、３・・・・・・窒化膜、１０・・・・・・溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １０−溝 ωＪ （ｂ） 第１図 （Ｃ） ｌθ （Ｏ乙ン １−−−ＳＬ基板 Ｚ、４． Ｓ−−一酸化膜 ３−変化膜 ６−°ボリンリボンプレート ７− ストレージ ノードｎ？領域 δ−分離量Ｐ＋領域 嬉２図
分離の製造工程を示す断面図、第２図は本実施例方法に
て形成された同容量・分離部の断面図、第３図は従来の
容量・分離部、の断面図である。 １・・・・・・８１ 基板、２，４，５・・・・・・
酸化膜、３・・・・・・窒化膜、１０・・・・・・溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １０−溝 ωＪ （ｂ） 第１図 （Ｃ） ｌθ （Ｏ乙ン １−−−ＳＬ基板 Ｚ、４． Ｓ−−一酸化膜 ３−変化膜 ６−°ボリンリボンプレート ７− ストレージ ノードｎ？領域 δ−分離量Ｐ＋領域 嬉２図
Claims (1)
- 溝の埋められたシリコン基板の、前記溝側壁及び底部
を酸化し、その上に窒化膜を堆積した後、前記側壁の窒
化膜を残したまま前記溝底の窒化膜を除去し、前記窒化
膜表面ならびに前記窒化膜を除去した部分を酸化するこ
とにより、ダイナミックＲＡＭのストレージ容量部分を
形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154665A JPS63318768A (ja) | 1987-06-22 | 1987-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154665A JPS63318768A (ja) | 1987-06-22 | 1987-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318768A true JPS63318768A (ja) | 1988-12-27 |
Family
ID=15589214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62154665A Pending JPS63318768A (ja) | 1987-06-22 | 1987-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318768A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1987
- 1987-06-22 JP JP62154665A patent/JPS63318768A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| DE10101568B4 (de) * | 2000-01-14 | 2011-04-07 | DENSO CORPORATION, Kariya-shi | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
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