JPS63301562A - 自己整合バイポーラトランジスタおよびその製作方法，とくに導電性シリコンコンタクト部形成方法 - Google Patents

自己整合バイポーラトランジスタおよびその製作方法，とくに導電性シリコンコンタクト部形成方法

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JPS63301562A
JPS63301562A JP63030024A JP3002488A JPS63301562A JP S63301562 A JPS63301562 A JP S63301562A JP 63030024 A JP63030024 A JP 63030024A JP 3002488 A JP3002488 A JP 3002488A JP S63301562 A JPS63301562 A JP S63301562A
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JP
Japan
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polysilicon
region
forming
conductive silicon
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ジェフリー　イー．ブライトン
ディームス　アール．ハリングスワース
ミッシェル　ウエルチ
ロナルド　イー．マックマン
マニュエル　エル．トレノ，ジェーアール．
チャールズ　ダブリュ．サリバン
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は自己整合バイポーラトランジスタおよびその製
作方法、とくに自己整合ダブルボリシリコン法において
バイポーラトランジスタの性能を向Ｉ−させるｆ段とし
て用いるための自己整合シリサイドを形成するプロセス
、およびこのプロセスにより製作される半導体デバイス
に関するものである。
［従来の技術１ 昨今のバイポーラ技術によれば、トランジスタの一方の
側端から他方の側端までの寸法が約５ミクロン以下のバ
イポーラ型トランジスタｌ１作することが可能である　
ｒ５生抵抗や寄生容量を最小限とすることかり能である
場合には、こうした微細な素子規模は、とりもなおさず
動作の高速化につながるものである。また、ダブルポリ
シリコン法にトレンチアイソレーション法を組み合わせ
て用いることにより、ベース抵抗、コレクターヘース間
容埴およびコレクタ拳基板間容Ｖを著しく低減させるこ
とが可能である。ベース抵抗等のパラメータをさらに低
減させるための制限的要因としては、ベース・エミッタ
間接合を形成するのに用いるポリシリコンの接触抵抗が
ある。
［発明が解決しようとする問題点１ かくて未発ＩＪＩの目的は、バイポーラＩ・ランジスタ
の製作に用いられるダブルポリシリコン法を４片するこ
とにある。さらに本発明の目的は、ポリシリコン層の接
触抵抗を低減させ、それによりトランジスタの性能を向
上させることにある。
［問題点を解決しようとするための手段コこのような目
的を達成すべく１本発明においては、ダブルポリシリコ
ン法によりバイポーラトランジスタのエミッタ・ベース
間接合部を形成するに際して、まず第１のポリシリコン
層を被着形成してこれをパターン化することにより、こ
の第１のポリシリコン層を第１の拡散領域と接触させ、
ついで該第１のポリシリコン層上に絶縁物による被覆層
を被着形成した後、第２のポリシリコン層を被着形成し
て、前記第１の拡散領域内に嵌入されたｍ２の拡散領域
と該第２のポリシリコン層な接触させるとともに、この
第２のポリシリコン層が前記第１のポリシリコン層とオ
ーバーラツプするようにし、ついで前記絶縁物による被
覆層のパターン化を行なった後、これをニー７チして前
記第１のポリシリコン層の周縁と整合する開口部を形成
し、しかして−上記第２のポリシリコン層および前記第
１のポリシリコン層のうち、露出状急にある領域をシリ
サイド化するようにしたことを＃′ｒ徴とする自己整合
シリサイド形成方法を提供するものである。
［実施例］ 以下９図面を参照して本発明の詳細な説明する。
第１図は本発明による高密度バイポーラトランジスタの
構造の断面を示すものであり、このバイポーラトランジ
スタは、Ｐ５基板１０上に形成されたＮ串型ＤＵＦ　（
表面上拡散）領域１２と、このＮ生型ＤＵＦ領域１２上
に形成したＮ型エピタキシャル層１４を有する。このＮ
型エピタキシャル層！４内には、フィールド酸化物アイ
ソレーション領域１８間に深いＮ十型コレクタコンタク
ト領域２０（第３図−第８図参照）をイオン注入および
拡散法により形成する。また、上記フィールド部アイソ
レーション領域１８によって取り囲まれた隣接領域には
、イントリンシックなＰ十型ベース領域２６（すなわち
、直接キャリヤの授受にかかわる領域または内部活性ベ
ース領域　（第３図−ｔＪＩＪＢ図参照））と、このベ
ース領域２６内のＮ十型拡散エミッタ領域３０（第４図
−第８図参照）と、該エミッタ領域３０を増り囲むエク
ストリンシックなＰ＋型ヘース領域２８（すなわち、直
接キャリヤの授受にかかわらない領域または外部ベース
拳コンタクト領域）とが形成されることとなる。上述の
ような領域構成とした構造は、その全体が薄い酸化物層
２２を有しかつポリシリコン２４の充填ｙれた深いトレ
ンチ１６によって取り囲まれている。このような構造を
形成する方法については９例えばテキサスインスツルメ
ンツ社を譲受人とする米国特許出願第８２４，３８８号
　（１９８８年１月３０８出１ｆ’りニソノ詳細な記載
がある。なお、同特許出願については、これに基いて「
ポリシリコンを使用した自己整合形バイポーラ素子とそ
の製造方法」と題された一部ＩＢ続出願第９３２，７５
２号（１９８６年１１月１９日出願）が出願されている
。
１−記構造に対してタプルポリシリコン法を適用するに
あたっては、まずポロンによるドーピングによって５０
ないし２００オ一ム／口のシート抵抗値を有してＰ十伝
導型とした第１のポリシリコン層３２を形成する。ただ
し、場合によってはこのポリシリコンの代りにアモルフ
ァスシリコンを用いることとしてもよい、ついで酸化物
マスク３４を用いて１−足温１のポリシリコン層３２の
パターン化およびエッチを行なって第１図に示すような
形状とする、次に低圧化学蒸着法（ＬＰＣＶＤ法）を用
いて、第２図に示すように酸化物層３３をフンフォーマ
ルに被着形成する。ついで異方性ドライエツチング法に
より第３図に示すように該酸化物層３３をエッチバック
して、前記Ｐ串型にドープしたポリシリコン層３２のエ
ツジ部周縁に側壁酸化物プラグ部３５を残存させる。
次に公知の方法により当該スライス全体にわたってポリ
シリコンの被着を行なった後、出力を８０Ａ：　イＬ　
１００　ｋｅＶ　（７）　範囲内とし、ｃ度を５ＸＩＯ
１５ないし２　Ｘ　１０１０ｌ６ａｔｏ／ｃｒｒｒ’の
範囲内としてリンによるイオン注入を行なうことにより
Ｎ串型にドーフスる。ついでこのポリシリコン被着層の
パターン化およびエッチを行なうことにより、第４図に
示すようにエミッタコンタクト部３６およびコレクタコ
ンタクト部３８を形成する。なお、このエミッタコンタ
クト部３６を形成しているポリシリコンが（後続する工
程中に）加熱されることにより、該部内のリンが下方の
前記イントリンシックベース領域２６中に押し込まれ、
その結果、該ベース領域２６中にＮ十型エミッタ領域３
０により形成されることとなる。またこれと同時に、前
記第１のポリシリコン層３２にすでに注入されているポ
ロンが前記エピタキシャル層１４中に拡散して、前記エ
クストリンシックなＰ十伝導型ベース領域２８が形成さ
れることとなる。
つづいて第５図に示すように、フォトレジスト層４０の
被着およびパターン化を行なうことにより、当該パター
ン化ポリシリコン領域と前記エミッタコンタクト部３６
のポリシリコン領域とによって、前記第１ポリシリコン
層３２のベースコンタクト部を次工程で露出させる領域
を画定する。
ついで、ポリシリコン層−にの酸化物を選択的にエッチ
する性質をもったエッチ剤を使用して上記画定領域内の
酸化物をエッチ除去することにより、ポリシリコン層３
２の当該画定領域を露出させた後、　＋ｆｉｊ記フォト
レジスト層４０を除去する。
ついで必要に応じて低圧化学蒸着法により酸化物層を被
着した後、異方性ドライエツチング法によりこの酸化物
層をエッチバックして、第６図に示すように、前記エミ
ッタコンタクト部３６のエツジ部周縁に側壁酸化物プラ
グ部４４を残存させるようにしてもよい、この側壁酸化
物プラグ部４４は、Ｌ記ポリシリコンのエミッタコンタ
クト部３６−にに次工程で形成されるシリサイド層とポ
リシリコンのベースコンタクト部３２上に形成されるシ
リサイド層とが架橋されてフィラメントを形成する危険
性を低減させる上で有効なものであるついで当該スライ
スの全面にわたってプラチナ（またはシリコンとともに
シリサイドを形成することの可能なその他適宜の金属材
料）をスパッタリングにより被着形成した後、ポリシリ
コン層（３２，３６，３８）と接触している被着プラチ
ナ層が該ポリシリコン層と反応してプラチナシリサイド
を形成する温度にまで、該プラチナ層を加熱する。しか
る後、適宜のエッチ剤を用いて未反応のプラチナを除去
して、第７図に示すように、前記エミッタコンタクト部
３６．ベースコンタクト部３２、およびコレクタコンタ
クト部３８にそれぞれシリサイド層５２．４８．５０を
残存させる。なお、木王程にはヒ述のようにプラチナを
用いるのが好ましいが、所望によりチタン、コバルト、
タングステン等、その他の金属材料を使用することも可
能である。
ついで、リンシリケートカラス（ＰＳＧ）層５３の被着
により安定化をはかる。しかる後、まずプラズマ酸化物
等による絶縁物層５４を被着形成して、この絶縁物層５
４の平坦化処理を施した後、そのパターン化およびエッ
チを行なって、前述のシリサイド化領域４８．５０．５
２のほか２図外の抵抗領域やショットキダイオード領域
に達する開口部を形成し、つづいて９次工程において被
着するタングステン層の下層に対する固着効果を高める
べく配合されたチタンとタングステンの混合物、または
タングステンシリサイド等からなる固着層を前記開口部
−Ｆにスパッタ形成する。つづいて、当該スライス」−
の表面および上記開口部上に、タングステンを該開口部
が充満されるまでコンフォーマルに被着する。しかる後
、当該スライスの１面におけるタングステン層の平坦化
およびエッチバック処理を行なった後、第８図に示すよ
うに、アルミニウムのリード部５Ｂ、　５８．８０をそ
れぞれ対応するタングステンプラグ部８２．８４．８６
上に形成する。
［発明の効果１ 以上に述べたように１本発明によるバイポーラ゛ｒ：導
体デバイスにおいては、ポリシリコンによる前記ベース
コンタクト部３２上のシリサイド領域４８は、前記エミ
ッタコンタク１．ＲａＥｉ上のシリサイド領域５２を取
り囲んでおり、これにより実質的な等電位面がその周縁
に形成されることとなるという効果がある。また、シリ
サイド化されたポリシリコン層領域が大きいために、そ
の下層における拡散領域と電流の流通にあずかるタング
ステンプラグ部との間に直列的に介在するポリシリコン
の分量が最大となることとなり、その結果、ポリシリコ
ン層は局部的な配線層として低抵抗配線層となるという
効果も得られる。
以−Ｌ９９本発明実施例につき記載してきたが１本発明
による半導体デバイスおよびその製作方法は、記載の実
施例に対して適宜追加ないし変更を行なって実施しても
よいことはいうまでもない、また９本発明による半導体
デバイスおよびその製作方法は、これをどのようなダブ
ルポリシリコン法に対しても適用しうるちのであり、必
ずしも卜述した構成に限定されるものではない。
以上の説明に関連して、さらに以下の項を開示する。
（１）　　半導体本体の下層拡散領域に導電性のシリコ
ンコンタクト部を二重に形成するにあたって。
前記半導体本体−Ｌに第１および第２の導電性シリコン
層を形成してこれら第１および第２の導電性シリコフ層
をそれぞれ第１および第２拡散領域と接触させて、前記
第１の拡散領域が前記第２の拡散領域により囲繞されか
つ前記第２のシリコン層が前記第１のシリコン層とオー
バーラツプするようにさせ。
しかして前記第１および第２の導電性シリコン層の上面
をシリサイド化して前記第１のシリコン層１−のシリサ
イドが前記第２のシリコン層のエンジ部と整合するよう
にしたことを特徴とする導′准性シリコンコンタクト部
形成方法。
（２）　　前記導電性シリコンはこれをポリシリコンと
した前記第１項に記載の導電性シリコンコンタクト部形
成方法。
（３）　　さらに前記第２のシリコン層上に側壁酸化物
を形成することにより、前記第１のシリコン層が前記第
２のシリコン層と架橋するのを防止するようにした前記
第１項に記載の導電性シリコンコンタクト部形成方法。
（４）　　前記第１および第２の拡散領域はこれをそれ
ぞれへイボーラトランジスタのベース領域およびエミッ
タ領域とした前記第１項に記載の導電性シリコンコンタ
クト部形成方法。
（５）　　半導体本体の下層拡散領域に導電性のポリシ
リコンコンタクト部を二重に形成するにあたって。
第１層ポリシリコン層を被着形成してこれをドープしか
つパターン化することにより、この第１層ポリシリコン
層を第１の拡散領域と接触させるとともに前記第１層ポ
リシリコン層により囲繞された第２の拡散領域を開口さ
せ。
ついで前記第１層ポリシリコン層ヒに絶縁物による被覆
層を被着形成し。
この絶縁物による被覆層をパターン化しかつエッチして
前記第２の拡散領域を開口させ。
第２層ポリシリコン層を被着形成してこれをドープしか
つパターン化することにより、この第２層ポリシリコン
層を前記第２の拡散領域と接触させるとともに前記第１
層ポリシリコン層と部分的にオーバーラツプさせ。
ついで１ｍ記絶縁物による被覆層のパターン化およびエ
ッチを行なうことにより、前記第２層ポリシリコン層と
整合し前記第１層ポリシリコン層の領域のかなりの部分
の上方に延在する開口部を形成し。
しかして上記第１層および第２層ポリシリコン層の露出
領域上にをシリサイドを形成するようにしたことを特徴
とする導電性ポリシリコンコンタクト部形成方法。
（６）　　前記第２層ポリシリコン層の形成後に前記ス
ライス上に絶縁物を被着形成してこの絶縁物を異方性エ
ッチ処理することにより前記第２層ポリシリコン層に側
壁酸化物を形成するようにした前記第５項に記載の導電
性ポリシリコンコンタクト部形成方法。
（７）　　前記絶縁物はこれを二酸化シリコンとした前
記第５項に記載の導電性ポリシリコンコンタクト部形成
方法。
（８）　　前記第２層ポリシリコン層中の不純物を前記
半導体本体内に押し込んで前記第２の拡散領域を形成す
るようにした前記第５項に記載の導電性ポリシリコンコ
ンタクト部形成方法。
（９）　　前記第１層ポリシリコン層中の不純物を前記
半導体本体内に押し込んで伝導度の高い拡散領域を形成
するようにした前記第５項に記載の導電性ポリシリコン
コンタクト部形成方法。
（１０）　　さらにタングステンプラグ部を形成してこ
れを前記シリサイド領域と接触させるようにした前記第
５項に記載の導電性ポリシリコンコンタクト部形成方法
。
（１１）前記第１および第２の拡散領域はこれをそれぞ
れバイポーラトランジスタのベース領域およびエミッタ
領域とした前記第５項に記載の導電性ポリシリコンコン
タクト部形成方法。
（１２）複数の拡散領域をその本体中に形成してなるｔ
導体デバイスにおいて。
第１の拡散領域と接触する第１層導電性シリコン層と。
前記第１の拡散領域内に局在する第２の拡散領域と接触
し、かつ前記第１層シリコン層と部分的にオーバーラツ
プする第２層導電性シリコン層と。
前記第１層および第２層シリコン層の上面に形成した複
数のシリサイド層とからなり、前記第１層シリコン層と
のシリサイド層が前記第２層シリコン層の外縁部と整合
するようにしたことを特徴とする半導体デバイス。
（１３）　　さらに前記第１層シリコン層上にシリサイ
ド層を形成するのに先立って前記第２層シリコン層の側
壁上に側壁酸化物を形成することにより。
前記第１層シリコン層上のシリサイド層が前記第２層シ
リコン層上のシリサイド層と架橋するのを防Ｉ卜するよ
うにした前記第１２項に記載の半導体デバイス。
（１４）　　前記導電性シリコンはこれをポリシリコン
とした前記第１２項に記載の半導体デバイス。
（■５）　　前記第１および第２の拡散領域はこれをそ
れぞれバイポーラトランジスタのベース領域およびエミ
ッタ領域とした前記第１２項に記載の半導体デバイス。
（１６）半導体本体の下層拡散領域に導電性のシリコン
コンタクト部を二重に形成するにあたって。
前記半導体本体上に第１および第２の導電性シリコン層
を形成してこれら第１および第２の導電性シリコン層を
それぞれ第１および第２拡散領域と接触させて、前記第
１の拡散領域が前記第２の拡散領域により囲繞されかつ
前記第２のシリコン層が前記第１のシリコン層とオーバ
ーラツプするようにさせ。
しかして前記第１および第２の導電性シリコン層の上面
をシリサイド化して前記第１のシリコン層にのシリサイ
ドが前記第２のシリコン層のエツジ部と整合するように
したことを特徴とする導電性シリコンコンタクト部形成
方法。
以上本発明の実施例につき各種記載してきたが１本発明
による装置および方法は２これら実施例に対して適宜追
加ないし変更を行なって実施してもよいことはいうまで
もない。
【図面の簡単な説明】
第１図ないし第８図は本発明によるダブルポリシリコン
法プロセスの一実施例を工程順に示す拡大断面図、第９
図は第８図に示す構造のうち。 とくにそのポリシリコンコンタクトの配置を示すゼ面図
である。 １０、−−９２’ｉ板。 １２、、、、Ｎ＋型ＤＵＦ領域 ＋４．、、、Ｎ型エピタキシャル層。 １６゜２８．トレンチ。 ＋８．、、、フィールド酸化物アイソレーション領域。 ２０、、、、コレクタコンタクト領域。 ２６、、、、イントリンシックＰ型頭域。 ２８、、、、エクストリンシックＰ十型領域。 ３０・・・　・Ｎ＋型エミッタ領域。 ３２、、、、第１のポリシリコン層 （ポリシリコンベースコンタクト領 域）。 ３３、３４．　、酸化物層。 ３５、、、、側壁酸化物プラグ部。 ３Ｂ、、、、第２のポリシリコン層、ポリシリコンエミ
ッタコンタクト領域。 ３８、、、、ポリシリコンコレクタコンタクト領域。 ４４、、、、側壁酸化物プラグ部。 ４８、５０．５２ １５．、シリサイド層。 ５３、、、、リンシリケートガラス（ＰＳＧ）層。 ５４、、、、絶縁層。 ５Ｂ、５８．　６０ ９１１．アルミリード部。 ８２、６４．　ＢＧ １９．、タングステンプラグ部。 出願人　　　テギサスインスッルメンツインコーポレイ
テッド

Claims (2)

    【特許請求の範囲】
  1. （１）複数の拡散領域をその本体中に形成してなる半導
    体デバイスにおいて、 第１の拡散領域と接触する第１層導電性シリコン層と、 前記第１の拡散領域内に嵌入される第２の拡散領域と接
    触し、かつ前記第１層シリコン層と部分的にオーバーラ
    ップする第２層導電性シリコン層と、 前記第１層および第２層シリコン層の上面に形成した複
    数のシリサイド層とからなり、前記第１層シリコン層上
    のシリサイド層が前記第２層シリコン層の外縁部と整合
    するようにしたことを特徴とする半導体デバイス。
  2. （２）半導体本体の下層拡散領域に導電性のシリコンコ
    ンタクト部を二重に形成するにあたって、前記半導体本
    体上に第１および第２の導電性シリコン層を形成して、
    これら第１および第２の導電性シリコン層をそれぞれ第
    １および第２拡散領域と接触させ、前記第１の拡散領域
    が前記第２の拡散領域により囲繞され、かつ前記第２の
    シリコン層が前記第１のシリコン層とオーバーラップす
    るようにさせ、 しかして前記第１および第２の導電性シリコン層の上面
    をシリサイド化して、前記第１のシリコン層上のシリサ
    イドが前記第２のシリコン層のエッジ部と整合するよう
    にしたことを特徴とする導電性シリコンコンタクト部形
    成方法。
JP63030024A 1987-02-10 1988-02-10 自己整合バイポーラトランジスタおよびその製作方法，とくに導電性シリコンコンタクト部形成方法 Pending JPS63301562A (ja)

Applications Claiming Priority (2)

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US07/012,977 US4789885A (en) 1987-02-10 1987-02-10 Self-aligned silicide in a polysilicon self-aligned bipolar transistor
US012,977 1987-02-10

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