JPH04373133A - 半導体装置 - Google Patents
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- JPH04373133A JPH04373133A JP3151454A JP15145491A JPH04373133A JP H04373133 A JPH04373133 A JP H04373133A JP 3151454 A JP3151454 A JP 3151454A JP 15145491 A JP15145491 A JP 15145491A JP H04373133 A JPH04373133 A JP H04373133A
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- silicide
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- silicon
- oxide film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
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- H01L29/42304—Base electrodes for bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
面積が小さく、かつベース抵抗の小さい超高速動作用バ
イポーラトランジスタ及びその製造方法に関する。
面積が小さく、かつベース抵抗の小さい超高速動作用バ
イポーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】自己整合技術によって形成された従来の
バイポーラトランジスタの構造の１例を図２に示す。図
２において、記号１１はｎ型エミッタ領域、１２はｐ型
ベース領域、１３はｎ型高濃度コレクタ領域、１４はシ
リコン酸化膜、１５はシリコン酸化膜、１６はｎ型多結
晶シリコン膜、１７はエミッタ金属配線、１８はベース
金属配線、１９はｐ型多結晶シリコン膜によるベース電
極をそれぞれ表す。上記構造を有する従来のバイポーラ
トランジスタにおいては、ｐ型多結晶領域１９端（図２
の右側の１９の右端）と、エミッタ領域１１端（図２の
右端）とは、リソグラフィー技術で必要とする合わせ余
裕間隔だけの距離が必要とされていた。さらにベース電
極１９は多結晶シリコンのみで形成されていた。
バイポーラトランジスタの構造の１例を図２に示す。図
２において、記号１１はｎ型エミッタ領域、１２はｐ型
ベース領域、１３はｎ型高濃度コレクタ領域、１４はシ
リコン酸化膜、１５はシリコン酸化膜、１６はｎ型多結
晶シリコン膜、１７はエミッタ金属配線、１８はベース
金属配線、１９はｐ型多結晶シリコン膜によるベース電
極をそれぞれ表す。上記構造を有する従来のバイポーラ
トランジスタにおいては、ｐ型多結晶領域１９端（図２
の右側の１９の右端）と、エミッタ領域１１端（図２の
右端）とは、リソグラフィー技術で必要とする合わせ余
裕間隔だけの距離が必要とされていた。さらにベース電
極１９は多結晶シリコンのみで形成されていた。
【０００３】なお、このような構造を有するバイポーラ
トランジスタは、例えば、アイ・イー・イー・イー・ト
ランズアクション・オン・エレクトロン・デバイセズ・
イー・ディー・３４，ナンバー１１ （１９８７） 第
２２４６頁から第２２５４頁（ＩＥＥＥ， Ｔｒａｎｓ
． Ｅｌｅｃｔｒｏｎ Ｄｅｖ．，ＥＤ−３４，Ｎｏ．
１１（１９８７） ｐｐ２２４６−２２５４）に示され
ている。
トランジスタは、例えば、アイ・イー・イー・イー・ト
ランズアクション・オン・エレクトロン・デバイセズ・
イー・ディー・３４，ナンバー１１ （１９８７） 第
２２４６頁から第２２５４頁（ＩＥＥＥ， Ｔｒａｎｓ
． Ｅｌｅｃｔｒｏｎ Ｄｅｖ．，ＥＤ−３４，Ｎｏ．
１１（１９８７） ｐｐ２２４６−２２５４）に示され
ている。
【０００４】
【発明が解決しようとする課題】上記従来技術において
は、ベース電極１９の寸法がエミッタ１１との合わせ余
裕で制限されるため、縮小することが困難であった。例
えできたとしても、エミッタを取り巻くベース電極の幅
が狭くなることにより、抵抗値が大きくなる。このよう
な場合、ベース抵抗値が増大するばかりでなく、ベース
金属配線１８と接触する方向にのみ電流が集中し、高周
波特性が著しく低下するという問題があった。
は、ベース電極１９の寸法がエミッタ１１との合わせ余
裕で制限されるため、縮小することが困難であった。例
えできたとしても、エミッタを取り巻くベース電極の幅
が狭くなることにより、抵抗値が大きくなる。このよう
な場合、ベース抵抗値が増大するばかりでなく、ベース
金属配線１８と接触する方向にのみ電流が集中し、高周
波特性が著しく低下するという問題があった。
【０００５】例えば、通常高濃度ｐ型多結晶シリコンの
シート抵抗は、最大濃度までドーピングしても５００ｎ
ｍの膜厚でおよそ５０Ω／□である。この値は多結晶シ
リコンの膜厚に反比例し、薄くなるに従い高くなる。従
って電極引き出し領域を多結晶シリコンで形成すると、
パタンの幅の狭い部分のベース直列抵抗が大きくなる。
シート抵抗は、最大濃度までドーピングしても５００ｎ
ｍの膜厚でおよそ５０Ω／□である。この値は多結晶シ
リコンの膜厚に反比例し、薄くなるに従い高くなる。従
って電極引き出し領域を多結晶シリコンで形成すると、
パタンの幅の狭い部分のベース直列抵抗が大きくなる。
【０００６】本発明の目的は、ベース電極を低抵抗化し
、ベース抵抗を増大させることなくトランジスタ面積を
縮小させることのできるバイポーラトランジスタ及びそ
の製造方法を提供することである。
、ベース抵抗を増大させることなくトランジスタ面積を
縮小させることのできるバイポーラトランジスタ及びそ
の製造方法を提供することである。
【０００７】
【課題を解決するための手段】上記目的は、電極引き出
し領域（例えばベース電極）を第１領域（例えばベース
領域）もしくは第２領域（例えばエミッタ領域）に対し
て自己整合的に形成するとともに、電極引き出し領域を
、多結晶シリコンの表面の少なくとも一部及び側壁面に
金属珪化物（シリサイド）膜を設けて形成することによ
り達成される。
し領域（例えばベース電極）を第１領域（例えばベース
領域）もしくは第２領域（例えばエミッタ領域）に対し
て自己整合的に形成するとともに、電極引き出し領域を
、多結晶シリコンの表面の少なくとも一部及び側壁面に
金属珪化物（シリサイド）膜を設けて形成することによ
り達成される。
【０００８】本発明の具体的手段は、単結晶半導体基板
の表面に設けられた、第１導電形の第１領域（４）と、
上記第１領域（４）の外側に上記第１領域（４）に電気
的に接続されて形成された電極引き出し領域（１０）を
具備し、上記電極引き出し領域（１０）は少なくともそ
の一部が上記半導体基板上の絶縁膜（３）の上に延在し
てなる半導体装置において、上記絶縁膜（３）の上の上
記電極引き出し領域（１０）の外周パタンの各辺と、上
記第１領域（４）のパタンの各辺とが、少なくともその
２辺において互いに平行で、かつマスク合わせ精度以上
の精度で互いに等距離に形成され、かつ、上記電極引き
出し領域（１０）の上記等距離に形成された辺の側面に
、上記電極引き出し領域（１０）を形成する半導体の金
属化合物（９）が形成されていることを特徴とする半導
体装置およびその製造方法とすることである。（図１お
よび図１４参照）。
の表面に設けられた、第１導電形の第１領域（４）と、
上記第１領域（４）の外側に上記第１領域（４）に電気
的に接続されて形成された電極引き出し領域（１０）を
具備し、上記電極引き出し領域（１０）は少なくともそ
の一部が上記半導体基板上の絶縁膜（３）の上に延在し
てなる半導体装置において、上記絶縁膜（３）の上の上
記電極引き出し領域（１０）の外周パタンの各辺と、上
記第１領域（４）のパタンの各辺とが、少なくともその
２辺において互いに平行で、かつマスク合わせ精度以上
の精度で互いに等距離に形成され、かつ、上記電極引き
出し領域（１０）の上記等距離に形成された辺の側面に
、上記電極引き出し領域（１０）を形成する半導体の金
属化合物（９）が形成されていることを特徴とする半導
体装置およびその製造方法とすることである。（図１お
よび図１４参照）。
【０００９】
【作用】本発明によれば、第１領域（例えばベース領域
）からの電極引き出し領域を、第１領域のパタンの少な
くとも２辺と自己整合的に形成することにより、電極引
き出し領域の平面寸法を大幅に縮小できる。
）からの電極引き出し領域を、第１領域のパタンの少な
くとも２辺と自己整合的に形成することにより、電極引
き出し領域の平面寸法を大幅に縮小できる。
【００１０】さらに電極引き出し領域の側面に半導体の
金属化合物を形成することにより、自己整合によってパ
タンが細くなった部分の抵抗を大幅に低減できる。
金属化合物を形成することにより、自己整合によってパ
タンが細くなった部分の抵抗を大幅に低減できる。
【００１１】例えば多結晶シリコンを金属シリサイドに
置き換えることにより、シート抵抗は５Ω／□程度に低
減される。その結果、ベース電極の抵抗を増大させるこ
となく、ベース電極を縮小することが可能となる。特に
、多結晶シリコンの側壁にシリサイドを設ける場合、平
面的な寸法縮小に左右されずに低抵抗のベース電極の縮
小を行なうことが可能となる。
置き換えることにより、シート抵抗は５Ω／□程度に低
減される。その結果、ベース電極の抵抗を増大させるこ
となく、ベース電極を縮小することが可能となる。特に
、多結晶シリコンの側壁にシリサイドを設ける場合、平
面的な寸法縮小に左右されずに低抵抗のベース電極の縮
小を行なうことが可能となる。
【００１２】
【実施例】本発明の第１の実施例の断面図を図１に示す
。本実施例の製造工程を図３乃至図１３を用いて説明す
る。
。本実施例の製造工程を図３乃至図１３を用いて説明す
る。
【００１３】まず、図３に示すように、低濃度ｐ型シリ
コン基板２０に選択的にアンチモン拡散を行ない、高濃
度ｎ型層２１を形成した。上記高濃度ｎ型層２１は、高
濃度コレクタ領域となる。続いて、ｎ型エピタキシャル
層２２を成長させた。エピタキシャル層２２中のキャリ
ア濃度は、１０１７／ｃｍ３ 程度であった。エピタキ
シャル層２２上に、絶縁膜（シリコン酸化膜２３，シリ
コン窒化膜２４，シリコン酸化膜２５）を設け、図４に
示すように、高濃度ｎ型層上２１の一部の該絶縁膜（２
３，２４，２５）のみを残し除去した。上記絶縁膜（２
３，２４，２５）をマスクとして、エピタキシャル層２
２を０．１μｍ エッチングし、２０ｎｍの熱酸化膜２
６をエピタキシャル層２２上に形成した。次に、全面に
シリコン窒化膜２７を堆積させ、異方性イオンエッチン
グにより、前記絶縁膜（２３，２４，２５）側壁のみに
上記シリコン窒化膜２７を残した。その後、図５に示す
ように絶縁膜（２３，２４，２５）を除去した領域のエ
ピタキシャル層２２上に、熱酸化によりシリコン酸化膜
２８を形成し、トランジスタ領域の周囲に素子分離のた
めの溝２９を形成した。続いて、図６に示すように、シ
リコン窒化膜２７を除去し、多結晶シリコン３０を４０
０ｎｍ堆積し、その表面にシリコン窒化膜３１を堆積し
た。多結晶シリコン３０中にボロンを注入してｐ型化し
た後、表面が平坦になるようにレジスト３２を塗布し、
図７に示すように、シリコン窒化膜３１の凸領域表面が
表われるまでレジスト３２をエッチングした。続いて、
図８に示すように、上記レジスト３２をマスクとして、
シリコン窒化膜３１と多結晶シリコン３０の凸領域を除
去し、その後レジスト３２を除去してから、シリコン酸
化膜２５を除去した。次に、シリコン窒化膜３１に覆わ
れていない多結晶シリコン３０を熱酸化により選択酸化
し、図９に示すように、シリコン窒化膜３１を除去した
。続いて、図１０に示すように、レジストマスクを用い
て多結晶シリコン３０を選択的に除去した。レジストマ
スク端の一部が、シリコン酸化膜３３上にかかるように
することにより、シリコン酸化膜３３が多結晶シリコン
エッチングのマスクとなるため、エミッタ領域３４の周
囲に多結晶シリコン３０の膜厚と等しい一定の幅になる
ように多結晶シリコン３０が残される。本工程により、
リソグラフィーの合わせ精度に影響されずに多結晶シリ
コンによるベース電極を形成することが可能となった。 次に、多結晶シリコン３０の表面に、選択的にタングス
テン３５を堆積させた。タングステン３５の堆積は、２
５０〜３００℃でモノシラン（ＳｉＨ４）と６フッ化タ
ングステン（ＷＦ６）の混合ガス中にウエハを曝すこと
により行うことが出来る。
コン基板２０に選択的にアンチモン拡散を行ない、高濃
度ｎ型層２１を形成した。上記高濃度ｎ型層２１は、高
濃度コレクタ領域となる。続いて、ｎ型エピタキシャル
層２２を成長させた。エピタキシャル層２２中のキャリ
ア濃度は、１０１７／ｃｍ３ 程度であった。エピタキ
シャル層２２上に、絶縁膜（シリコン酸化膜２３，シリ
コン窒化膜２４，シリコン酸化膜２５）を設け、図４に
示すように、高濃度ｎ型層上２１の一部の該絶縁膜（２
３，２４，２５）のみを残し除去した。上記絶縁膜（２
３，２４，２５）をマスクとして、エピタキシャル層２
２を０．１μｍ エッチングし、２０ｎｍの熱酸化膜２
６をエピタキシャル層２２上に形成した。次に、全面に
シリコン窒化膜２７を堆積させ、異方性イオンエッチン
グにより、前記絶縁膜（２３，２４，２５）側壁のみに
上記シリコン窒化膜２７を残した。その後、図５に示す
ように絶縁膜（２３，２４，２５）を除去した領域のエ
ピタキシャル層２２上に、熱酸化によりシリコン酸化膜
２８を形成し、トランジスタ領域の周囲に素子分離のた
めの溝２９を形成した。続いて、図６に示すように、シ
リコン窒化膜２７を除去し、多結晶シリコン３０を４０
０ｎｍ堆積し、その表面にシリコン窒化膜３１を堆積し
た。多結晶シリコン３０中にボロンを注入してｐ型化し
た後、表面が平坦になるようにレジスト３２を塗布し、
図７に示すように、シリコン窒化膜３１の凸領域表面が
表われるまでレジスト３２をエッチングした。続いて、
図８に示すように、上記レジスト３２をマスクとして、
シリコン窒化膜３１と多結晶シリコン３０の凸領域を除
去し、その後レジスト３２を除去してから、シリコン酸
化膜２５を除去した。次に、シリコン窒化膜３１に覆わ
れていない多結晶シリコン３０を熱酸化により選択酸化
し、図９に示すように、シリコン窒化膜３１を除去した
。続いて、図１０に示すように、レジストマスクを用い
て多結晶シリコン３０を選択的に除去した。レジストマ
スク端の一部が、シリコン酸化膜３３上にかかるように
することにより、シリコン酸化膜３３が多結晶シリコン
エッチングのマスクとなるため、エミッタ領域３４の周
囲に多結晶シリコン３０の膜厚と等しい一定の幅になる
ように多結晶シリコン３０が残される。本工程により、
リソグラフィーの合わせ精度に影響されずに多結晶シリ
コンによるベース電極を形成することが可能となった。 次に、多結晶シリコン３０の表面に、選択的にタングス
テン３５を堆積させた。タングステン３５の堆積は、２
５０〜３００℃でモノシラン（ＳｉＨ４）と６フッ化タ
ングステン（ＷＦ６）の混合ガス中にウエハを曝すこと
により行うことが出来る。
【００１４】タングステン３５を堆積させた後、図１１
に示すように、水素雰囲気中で７００〜９００℃の熱処
理を行うことによりタングステンシリサイド３８を形成
し、シリコン酸化膜３７を堆積した。続いて、図１２に
示すように、レジストマスクを用いてシリコン酸化膜３
７を異方性ドライエッチングで除去することにより段差
の側壁部分のみに上記シリコン酸化膜３７を残した。次
に、多結晶シリコン３８を堆積させ、砒素を打ち込んだ
後熱処理を行うことにより上記砒素を拡散させエミッタ
３９を形成した。その後、図１３に示すようにシリコン
酸化膜４０の保護膜を堆積させ、コンタクト孔を開口し
、アルミ電極４１を形成した。
に示すように、水素雰囲気中で７００〜９００℃の熱処
理を行うことによりタングステンシリサイド３８を形成
し、シリコン酸化膜３７を堆積した。続いて、図１２に
示すように、レジストマスクを用いてシリコン酸化膜３
７を異方性ドライエッチングで除去することにより段差
の側壁部分のみに上記シリコン酸化膜３７を残した。次
に、多結晶シリコン３８を堆積させ、砒素を打ち込んだ
後熱処理を行うことにより上記砒素を拡散させエミッタ
３９を形成した。その後、図１３に示すようにシリコン
酸化膜４０の保護膜を堆積させ、コンタクト孔を開口し
、アルミ電極４１を形成した。
【００１５】本発明により、外部ベース抵抗が１／１０
に低減し、ベース電極が配線として使用できるため、図
１４に示すようにトランジスタ面積が１／２に低減した
。
に低減し、ベース電極が配線として使用できるため、図
１４に示すようにトランジスタ面積が１／２に低減した
。
【００１６】第２の実施例を図１５乃至図２１を用いて
説明する。
説明する。
【００１７】本実施例の製造工程の図１５までは、第１
の実施例の図５までと同一である。図１５において、４
２はシリコン酸化膜、４３はシリコン酸化膜、４４はシ
リコン窒化膜、４５はシリコン酸化膜、４６は素子分離
溝、４７は高濃度コレクタ、４８はｐ型シリコン基板、
４９は低濃度ｎ型エピタキシャル層、５０はシリコン窒
化膜、５１はシリコン酸化膜である。以降の工程につい
て説明する。図１６に示すように、シリコン窒化膜４４
を除去した後、全面にシリコン窒化膜５２を堆積させた
。引き続き、異方性ドライエッチングを用いて、絶縁膜
の側壁領域のみに上記シリコン窒化膜５２を形成した。 シリコン酸化膜５１を除去した後に多結晶シリコン５３
とシリコン窒化膜５４を順次堆積させた。第一の実施例
と同様な過程を経て多結晶シリコン５３の凸領域のみを
除去した。図１７に示すように、シリコン酸化膜４３を
除去して、熱酸化を行なうことにより、シリコン窒化膜
５４に覆われていない部分の多結晶シリコン５３表面に
シリコン酸化膜５５を形成した。本工程により、横方向
に張り出さないシリコン酸化膜５５を形成することがで
きた。次に、図１８に示すように、シリコン窒化膜５０
，５４を除去し、第１の実施例と同様に、レジストマス
クを用いて多結晶シリコン５３を選択的に除去した。シ
リコン酸化膜４５を除去した後、熱酸化を行ない、図１
９に示すように、エピタキシャル層４９表面、及び、多
結晶シリコン５３表面に薄い酸化膜５６（２０ｎｍ）を
形成した。続いて、ボロンイオン打ち込みによりベース
層５７を形成した後、レジストマスクで、エピタキシャ
ル層４９表面とエミッタ領域側多結晶シリコン５３側壁
以外の上記薄い酸化膜５６を除去した。次に、第１の実
施例と同様に、多結晶シリコン５３の露出している領域
にタングステンシリサイド５８を形成した。続いて、シ
リコン酸化膜５９を堆積させ（図２０）、レジストマス
クを用いてエミッタ領域内のシリコン酸化膜５９を異方
性ドライエッチして多結晶シリコン５３側壁にシリコン
酸化膜５９を残した。さらに、図２１に示すように、多
結晶シリコン６０を堆積させ、砒素をイオン打ち込みし
た後熱処理を行なって、エミッタ層６１を形成した。本
工程以降の、保護膜形成、アルミ電極形成工程は、第１
の実施例と同一であった。
の実施例の図５までと同一である。図１５において、４
２はシリコン酸化膜、４３はシリコン酸化膜、４４はシ
リコン窒化膜、４５はシリコン酸化膜、４６は素子分離
溝、４７は高濃度コレクタ、４８はｐ型シリコン基板、
４９は低濃度ｎ型エピタキシャル層、５０はシリコン窒
化膜、５１はシリコン酸化膜である。以降の工程につい
て説明する。図１６に示すように、シリコン窒化膜４４
を除去した後、全面にシリコン窒化膜５２を堆積させた
。引き続き、異方性ドライエッチングを用いて、絶縁膜
の側壁領域のみに上記シリコン窒化膜５２を形成した。 シリコン酸化膜５１を除去した後に多結晶シリコン５３
とシリコン窒化膜５４を順次堆積させた。第一の実施例
と同様な過程を経て多結晶シリコン５３の凸領域のみを
除去した。図１７に示すように、シリコン酸化膜４３を
除去して、熱酸化を行なうことにより、シリコン窒化膜
５４に覆われていない部分の多結晶シリコン５３表面に
シリコン酸化膜５５を形成した。本工程により、横方向
に張り出さないシリコン酸化膜５５を形成することがで
きた。次に、図１８に示すように、シリコン窒化膜５０
，５４を除去し、第１の実施例と同様に、レジストマス
クを用いて多結晶シリコン５３を選択的に除去した。シ
リコン酸化膜４５を除去した後、熱酸化を行ない、図１
９に示すように、エピタキシャル層４９表面、及び、多
結晶シリコン５３表面に薄い酸化膜５６（２０ｎｍ）を
形成した。続いて、ボロンイオン打ち込みによりベース
層５７を形成した後、レジストマスクで、エピタキシャ
ル層４９表面とエミッタ領域側多結晶シリコン５３側壁
以外の上記薄い酸化膜５６を除去した。次に、第１の実
施例と同様に、多結晶シリコン５３の露出している領域
にタングステンシリサイド５８を形成した。続いて、シ
リコン酸化膜５９を堆積させ（図２０）、レジストマス
クを用いてエミッタ領域内のシリコン酸化膜５９を異方
性ドライエッチして多結晶シリコン５３側壁にシリコン
酸化膜５９を残した。さらに、図２１に示すように、多
結晶シリコン６０を堆積させ、砒素をイオン打ち込みし
た後熱処理を行なって、エミッタ層６１を形成した。本
工程以降の、保護膜形成、アルミ電極形成工程は、第１
の実施例と同一であった。
【００１８】本実施例では、多結晶シリコンを酸化して
形成したシリコン酸化膜が横方向に張り出さないため、
エミッタ面積が小さくなることを防止することが可能で
ある。シリコン酸化膜の厚さを４００ｎｍにした場合、
横方向への張り出しは２００ｎｍになる。両側から張り
出すためエミッタ寸法は４００ｎｍ小さくなる。本実施
例により、このエミッタ寸法縮小量を０にすることがで
きた。
形成したシリコン酸化膜が横方向に張り出さないため、
エミッタ面積が小さくなることを防止することが可能で
ある。シリコン酸化膜の厚さを４００ｎｍにした場合、
横方向への張り出しは２００ｎｍになる。両側から張り
出すためエミッタ寸法は４００ｎｍ小さくなる。本実施
例により、このエミッタ寸法縮小量を０にすることがで
きた。
【００１９】第３の実施例を図２２乃至図２９を用いて
説明する。
説明する。
【００２０】図２２に示すように、コレクタ領域６４，
素子分離酸化膜６３を形成した後、多結晶シリコン６４
を堆積させた。続いて、図２３に示すように、シリコン
窒化膜６６を堆積させ、矢印６７で示した以外の上記シ
リコン窒化膜６６を除去した。次に、図２４に示すよう
に、露出した多結晶シリコン６４表面に熱酸化によりシ
リコン酸化膜６８を形成した。図に示すマスク６９を用
いて、ボロンをイオン打ち込みし、多結晶シリコン６４
をｐ型化した。次に、図２５に示すような領域を覆うマ
スク７０を用いて、多結晶シリコン６８を除去した。マ
スク７０はシリコン酸化膜６８に一部が重なりあうよう
にすることにより、シリコン酸化膜６８直下の多結晶シ
リコン６４を残してパターニングすることができる。そ
の後、露出した単結晶６５、及び多結晶シリコン６４表
面に２０〜５０ｎｍのシリコン酸化膜７１を形成し、多
結晶シリコンに取り囲まれた凹のみに上記シリコン酸化
膜７１を残した。図２６に示すように、多結晶シリコン
６４の露出した領域に、第１，第２の実施例と同様の方
法を用いてタングステンシリサイド７２を形成した。ボ
ロンをイオン打ち込みし、ベース領域７３を形成した。 図２７に示すように、シリコン酸化膜７４を堆積し、図
２８に示すように活性領域上のみを開口するマスク７５
を用いて、シリコン酸化膜７４を除去した。さらに、図
２９に示すようにｎ型多結晶シリコン７６を形成した後
、熱処理を行なってエミッタ７７を形成した。
素子分離酸化膜６３を形成した後、多結晶シリコン６４
を堆積させた。続いて、図２３に示すように、シリコン
窒化膜６６を堆積させ、矢印６７で示した以外の上記シ
リコン窒化膜６６を除去した。次に、図２４に示すよう
に、露出した多結晶シリコン６４表面に熱酸化によりシ
リコン酸化膜６８を形成した。図に示すマスク６９を用
いて、ボロンをイオン打ち込みし、多結晶シリコン６４
をｐ型化した。次に、図２５に示すような領域を覆うマ
スク７０を用いて、多結晶シリコン６８を除去した。マ
スク７０はシリコン酸化膜６８に一部が重なりあうよう
にすることにより、シリコン酸化膜６８直下の多結晶シ
リコン６４を残してパターニングすることができる。そ
の後、露出した単結晶６５、及び多結晶シリコン６４表
面に２０〜５０ｎｍのシリコン酸化膜７１を形成し、多
結晶シリコンに取り囲まれた凹のみに上記シリコン酸化
膜７１を残した。図２６に示すように、多結晶シリコン
６４の露出した領域に、第１，第２の実施例と同様の方
法を用いてタングステンシリサイド７２を形成した。ボ
ロンをイオン打ち込みし、ベース領域７３を形成した。 図２７に示すように、シリコン酸化膜７４を堆積し、図
２８に示すように活性領域上のみを開口するマスク７５
を用いて、シリコン酸化膜７４を除去した。さらに、図
２９に示すようにｎ型多結晶シリコン７６を形成した後
、熱処理を行なってエミッタ７７を形成した。
【００２１】本実施例は、前記第１，第２の実施例に比
較して簡便な製造方法で形成することが可能であり、面
積の縮小量は顕著ではないがほぼ同等の性能のトランジ
スタを提供することができた。
較して簡便な製造方法で形成することが可能であり、面
積の縮小量は顕著ではないがほぼ同等の性能のトランジ
スタを提供することができた。
【００２２】第４の実施例を図３０を用いて説明する。
【００２３】本実施例では、ｎｐｎトランジスタ７８と
ｐｎｐトランジスタ７９のベース８０，８１を容量８２
を介して接続した。ベース電極８０，８１を低抵抗化し
たことにより、金属配線を用いずに薄いシリコン酸化膜
をシリサイド／多結晶シリコン積層膜で挾み、容量８２
を形成することができた。本実施例におけるシリコン酸
化膜は、シリコン窒化膜やタンタル酸化膜で替えること
も可能である。
ｐｎｐトランジスタ７９のベース８０，８１を容量８２
を介して接続した。ベース電極８０，８１を低抵抗化し
たことにより、金属配線を用いずに薄いシリコン酸化膜
をシリサイド／多結晶シリコン積層膜で挾み、容量８２
を形成することができた。本実施例におけるシリコン酸
化膜は、シリコン窒化膜やタンタル酸化膜で替えること
も可能である。
【００２４】第５の実施例を図３１を用いて説明する。
【００２５】ＭＯＳトランジスタ８３のドレイン電極８
４とバイポーラトランジスタ８５のベース８６を同一の
シリサイド／多結晶シリコン積層膜で直接接続した。ア
ルミなどの金属配線を用いずに接続したため、ＢｉＣＭ
ＯＳゲートなどの、バイポーラトランジスタとＭＯＳト
ランジスタを同時に用いるＬＳＩの集積度を２倍程度増
大することができた。
４とバイポーラトランジスタ８５のベース８６を同一の
シリサイド／多結晶シリコン積層膜で直接接続した。ア
ルミなどの金属配線を用いずに接続したため、ＢｉＣＭ
ＯＳゲートなどの、バイポーラトランジスタとＭＯＳト
ランジスタを同時に用いるＬＳＩの集積度を２倍程度増
大することができた。
【００２６】次に、実施例６を図３２の計算機構成図で
説明する。本実施例６は、本発明を実施したシリコン半
導体集積回路を、命令や演算を処理するプロセッサ５０
０が、複数個並列に接続された高速大型計算機に適用し
た例である。本実施例では、本発明を実施した高速シリ
コン半導体集積回路の集積度が高いため、命令や演算を
処理するプロセッサ５００や、記憶制御装置５０１や、
主記憶装置５０２などを、１辺が約１０〜３０ｍｍのシ
リコン半導体チップで構成出来た。これら命令や演算を
処理するプロセッサ５００と、記憶制御装置５０１と、
化合物半導体集積回路よりなるデータ通信インタフェー
ス５０３を、同一セラミック基板５０６に実装した。ま
た、データ通信インタフェース５０３と、データ通信制
御装置５０４を、同一セラミック基板５０７に実装した
。 これらセラミック基板５０６並びに５０７と、主記憶装
置５０２を実装したセラミック基板を、大きさが１辺約
５０ｃｍ程度、あるいはそれ以下の基板に実装し、大型
計算機の中央処理ユニット５０８を形成した。この中央
処理ユニット５０８内データ通信や、複数の中央処理ユ
ニット間データ通信、あるいはデータ通信インタフェー
ス５０３と入出力プロセッサ５０５を実装した基板５０
９との間のデータの通信は、図中の両端矢印線で示され
る光ファイバ５１０を介して行なわれた。この計算機で
は、命令や演算を処理するプロセッサ５００や、記憶制
御装置５０１や、主記憶装置５０２などのシリコン半導
体集積回路が、並列に高速で動作し、また、データの通
信を光を媒体に行なったため、１秒間当りの命令処理回
数を大幅に増加することができた。
説明する。本実施例６は、本発明を実施したシリコン半
導体集積回路を、命令や演算を処理するプロセッサ５０
０が、複数個並列に接続された高速大型計算機に適用し
た例である。本実施例では、本発明を実施した高速シリ
コン半導体集積回路の集積度が高いため、命令や演算を
処理するプロセッサ５００や、記憶制御装置５０１や、
主記憶装置５０２などを、１辺が約１０〜３０ｍｍのシ
リコン半導体チップで構成出来た。これら命令や演算を
処理するプロセッサ５００と、記憶制御装置５０１と、
化合物半導体集積回路よりなるデータ通信インタフェー
ス５０３を、同一セラミック基板５０６に実装した。ま
た、データ通信インタフェース５０３と、データ通信制
御装置５０４を、同一セラミック基板５０７に実装した
。 これらセラミック基板５０６並びに５０７と、主記憶装
置５０２を実装したセラミック基板を、大きさが１辺約
５０ｃｍ程度、あるいはそれ以下の基板に実装し、大型
計算機の中央処理ユニット５０８を形成した。この中央
処理ユニット５０８内データ通信や、複数の中央処理ユ
ニット間データ通信、あるいはデータ通信インタフェー
ス５０３と入出力プロセッサ５０５を実装した基板５０
９との間のデータの通信は、図中の両端矢印線で示され
る光ファイバ５１０を介して行なわれた。この計算機で
は、命令や演算を処理するプロセッサ５００や、記憶制
御装置５０１や、主記憶装置５０２などのシリコン半導
体集積回路が、並列に高速で動作し、また、データの通
信を光を媒体に行なったため、１秒間当りの命令処理回
数を大幅に増加することができた。
【００２７】
【発明の効果】本発明により、ｎｐｎトランジスタのベ
ース抵抗がおよそ１／２に低減された。ベース／金属配
線接続のための開口部が不要となり、更に、トランジス
タ活性領域とベース電極との合わせ余裕が不要となった
ため、トランジスタ面積が従来構造に比較して１／５以
下に縮小することができた。また、金属配線を用いずに
シリサイド電極で配線することが可能となり、同一面積
のトランジスタを用いたＬＳＩに比較して２倍の集積度
を持ったＬＳＩを提供することができた。
ース抵抗がおよそ１／２に低減された。ベース／金属配
線接続のための開口部が不要となり、更に、トランジス
タ活性領域とベース電極との合わせ余裕が不要となった
ため、トランジスタ面積が従来構造に比較して１／５以
下に縮小することができた。また、金属配線を用いずに
シリサイド電極で配線することが可能となり、同一面積
のトランジスタを用いたＬＳＩに比較して２倍の集積度
を持ったＬＳＩを提供することができた。
【図１】本発明の第１の実施例の断面図。
【図２】従来例を説明する断面図。
【図３】第１の実施例を説明するための工程図。
【図４】第１の実施例を説明するための工程図。
【図５】第１の実施例を説明するための工程図。
【図６】第１の実施例を説明するための工程図。
【図７】第１の実施例を説明するための工程図。
【図８】第１の実施例を説明するための工程図。
【図９】第１の実施例を説明するための工程図。
【図１０】第１の実施例を説明するための工程図。
【図１１】第１の実施例を説明するための工程図。
【図１２】第１の実施例を説明するための工程図。
【図１３】第１の実施例を説明するための工程図。
【図１４】第１の実施例と従来例の平面図。
【図１５】第２の実施例を説明するための工程図。
【図１６】第２の実施例を説明するための工程図。
【図１７】第２の実施例を説明するための工程図。
【図１８】第２の実施例を説明するための工程図。
【図１９】第２の実施例を説明するための工程図。
【図２０】第２の実施例を説明するための工程図。
【図２１】第２の実施例を説明するための工程図。
【図２２】第３の実施例を説明する工程図。
【図２３】第３の実施例を説明する工程図。
【図２４】第３の実施例を説明する工程図。
【図２５】第３の実施例を説明する工程図。
【図２６】第３の実施例を説明する工程図。
【図２７】第３の実施例を説明する工程図。
【図２８】第３の実施例を説明する工程図。
【図２９】第３の実施例を説明する工程図。
【図３０】第４の実施例の断面図。
【図３１】第５の実施例の断面図。
【図３２】第６の実施例を説明する図。
１…エミッタ、２…多結晶シリコン、３…シリコン酸化
膜、４…ベース、５…高濃度コレクタ、６…シリコン酸
化膜、７…エミッタアルミ電極、８…ベースアルミ電極
、９…タングステンシリサイド、１０…多結晶シリコン
、１１…エミッタ、１２…ベース、１３…コレクタ、１
４…シリコン酸化膜、１５…シリコン酸化膜、１６…多
結晶シリコン、１７…エミッタアルミ電極、１８…ベー
スアルミ電極、１９…多結晶シリコン、２０…ｐ型シリ
コン基板、２１…高濃度コレクタ、２２…低濃度ｎ型エ
ピタキシャル層、２３…シリコン酸化膜、２４…シリコ
ン窒化膜、２５…シリコン酸化膜、２６…シリコン酸化
膜、２７…シリコン窒化膜、２８…シリコン酸化膜、２
９…素子分離溝、３０…多結晶シリコン、３１…シリコ
ン窒化膜、３２…レジスト、３３…シリコン酸化膜、３
４…エミッタ領域、３５…タングステン、３６…タング
ステンシリサイド、３７…シリコン酸化膜、３８…多結
晶シリコン、３９…エミッタ、４０…シリコン酸化膜、
４１…アルミ、４２…シリコン酸化膜、４３…シリコン
酸化膜、４４…シリコン窒化膜、４５…シリコン酸化膜
、４６…素子分離溝、４７…高濃度コレクタ、４８…ｐ
型シリコン基板、５０…シリコン窒化膜、５１…シリコ
ン酸化膜、５２…シリコン窒化膜、５３…多結晶シリコ
ン、５４…シリコン窒化膜、５５…シリコン酸化膜、５
６…シリコン酸化膜、５７…ベース、５８…タングステ
ンシリサイド、５９…シリコン酸化膜、６０…多結晶シ
リコン、６１…エミッタ、６２…高濃度コレクタ、６３
…シリコン酸化膜、６４…多結晶シリコン、６６…シリ
コン窒化膜、６７…シリコン窒化膜エッチマスク、６８
…シリコン酸化膜、６９…イオン打ち込みマスク、７０
…多結晶シリコンエッチマスク、７１…シリコン酸化膜
、７２…タングステンシリサイド、７３…ベース、７４
…シリコン酸化膜、７５…シリコン酸化膜エッチマスク
、７６…多結晶シリコン、７７…エミッタ、７８…ｎｐ
ｎトランジスタ、７９…ｐｎｐトランジスタ、８０…ｎ
ｐｎトランジスタのベース、８１…ｐｎｐトランジスタ
のベース、８２…容量、８３…ＭＯＳトランジスタ、８
４…ＭＯＳトランジスタのドレイン電極、８５…バイポ
ーラトランジスタ、８６…バイポーラトランジスタのベ
ース電極、５００…シリコン半導体集積回路よりなる命
令や演算を処理するプロセッサ、５０１…シリコン半導
体集積回路よりなる記憶制御装置、５０２…シリコン半
導体集積回路よりなる主記憶装置、５０３…化合物半導
体集積回路よりなるデータ通信インタフェース、５０４
…データ通信制御装置、５０５…入出力プロセッサ、５
０６…セラミック基板、５０７…セラミック基板、５０
８…中央処理ユニット、５０９…入出力プロセッサ実装
基板、５１０…データ通信用光ファイバ。
膜、４…ベース、５…高濃度コレクタ、６…シリコン酸
化膜、７…エミッタアルミ電極、８…ベースアルミ電極
、９…タングステンシリサイド、１０…多結晶シリコン
、１１…エミッタ、１２…ベース、１３…コレクタ、１
４…シリコン酸化膜、１５…シリコン酸化膜、１６…多
結晶シリコン、１７…エミッタアルミ電極、１８…ベー
スアルミ電極、１９…多結晶シリコン、２０…ｐ型シリ
コン基板、２１…高濃度コレクタ、２２…低濃度ｎ型エ
ピタキシャル層、２３…シリコン酸化膜、２４…シリコ
ン窒化膜、２５…シリコン酸化膜、２６…シリコン酸化
膜、２７…シリコン窒化膜、２８…シリコン酸化膜、２
９…素子分離溝、３０…多結晶シリコン、３１…シリコ
ン窒化膜、３２…レジスト、３３…シリコン酸化膜、３
４…エミッタ領域、３５…タングステン、３６…タング
ステンシリサイド、３７…シリコン酸化膜、３８…多結
晶シリコン、３９…エミッタ、４０…シリコン酸化膜、
４１…アルミ、４２…シリコン酸化膜、４３…シリコン
酸化膜、４４…シリコン窒化膜、４５…シリコン酸化膜
、４６…素子分離溝、４７…高濃度コレクタ、４８…ｐ
型シリコン基板、５０…シリコン窒化膜、５１…シリコ
ン酸化膜、５２…シリコン窒化膜、５３…多結晶シリコ
ン、５４…シリコン窒化膜、５５…シリコン酸化膜、５
６…シリコン酸化膜、５７…ベース、５８…タングステ
ンシリサイド、５９…シリコン酸化膜、６０…多結晶シ
リコン、６１…エミッタ、６２…高濃度コレクタ、６３
…シリコン酸化膜、６４…多結晶シリコン、６６…シリ
コン窒化膜、６７…シリコン窒化膜エッチマスク、６８
…シリコン酸化膜、６９…イオン打ち込みマスク、７０
…多結晶シリコンエッチマスク、７１…シリコン酸化膜
、７２…タングステンシリサイド、７３…ベース、７４
…シリコン酸化膜、７５…シリコン酸化膜エッチマスク
、７６…多結晶シリコン、７７…エミッタ、７８…ｎｐ
ｎトランジスタ、７９…ｐｎｐトランジスタ、８０…ｎ
ｐｎトランジスタのベース、８１…ｐｎｐトランジスタ
のベース、８２…容量、８３…ＭＯＳトランジスタ、８
４…ＭＯＳトランジスタのドレイン電極、８５…バイポ
ーラトランジスタ、８６…バイポーラトランジスタのベ
ース電極、５００…シリコン半導体集積回路よりなる命
令や演算を処理するプロセッサ、５０１…シリコン半導
体集積回路よりなる記憶制御装置、５０２…シリコン半
導体集積回路よりなる主記憶装置、５０３…化合物半導
体集積回路よりなるデータ通信インタフェース、５０４
…データ通信制御装置、５０５…入出力プロセッサ、５
０６…セラミック基板、５０７…セラミック基板、５０
８…中央処理ユニット、５０９…入出力プロセッサ実装
基板、５１０…データ通信用光ファイバ。
Claims (12)
- 【請求項１】単結晶半導体基板の表面に設けられた、第
１導電形の第１領域と、上記第１領域の外側に上記第１
領域に電気的に接続されて形成された電極引き出し領域
を具備し、上記電極引き出し領域は少なくともその一部
が上記半導体基板上の絶縁膜の上に延在してなる半導体
装置において、上記絶縁膜の上の上記電極引き出し領域
の外周パタンの各辺と、上記第１領域のパタンの各辺と
が、少なくともその２辺において互いに平行で、かつマ
スク合わせ精度以上の精度で互いに等距離に形成され、
かつ、上記電極引き出し領域の上記等距離に形成された
辺の側面に、上記電極引き出し領域を形成する半導体の
金属化合物が形成されていることを特徴とする半導体装
置およびその製造方法。 - 【請求項２】上記半導体基板の表面の上記第１領域中に
形成された、上記第１導電形とは逆の第２導電形を有す
る第２領域を具備し、該第２領域のパタンの各辺と、上
記電極引き出し領域の外周のパタンの各辺とが、少なく
ともその２辺において互いに平行で、かつマスク合わせ
精度以上の精度で等距離に形成されていることを特徴と
する請求項１に記載の半導体装置およびその製造方法。 - 【請求項３】上記第１，第２領域がそれぞれバイポーラ
トランジスタのベース，エミッタであることを特徴とす
る請求項１もしくは請求項２に記載の半導体装置。 - 【請求項４】上記電極引き出し領域が多結晶シリコンか
らなることを特徴とする請求項１乃至請求項２記載の半
導体装置。 - 【請求項５】上記第１導電形、および第２導電形は、そ
れぞれｐ型，ｎ型であることを特徴とする請求項１乃至
請求項４記載の半導体装置。 - 【請求項６】上記半導体の金属化合物が、タングステン
シリサイド，チタンシリサイド，タンタルシリサイド，
モリブデンシリサイド，ニッケルシリサイド，コバルト
シリサイド，銅シリサイド，白金シリサイド，パラジウ
ムシリサイド，ジルコニウムシリサイド，ハフニウムシ
リサイド，マンガンシリサイド，イリジウムシリサイド
，ロジウムシリサイド，バナジウムシリサイド，ニオブ
シリサイドのいずれかであることを特徴とする請求項１
乃至請求項５記載の半導体装置。 - 【請求項７】上記第２領域に接続する第２導電形の第３
領域を有し、上記第３領域と上記電極引き出し領域が絶
縁膜を介して上下に重なりあっていることを特徴とする
請求項１乃至請求項６に記載の半導体装置。 - 【請求項８】上記第３領域が多結晶シリコンからなるこ
とを特徴とする請求項１乃至請求項７に記載の半導体装
置。 - 【請求項９】上記半導体の金属化合物が、シリコン上に
金属を形成した後熱処理による反応で形成された膜であ
ることを特徴とする請求項１乃至請求項８に記載の半導
体装置。 - 【請求項１０】上記電極引き出し領域に硼素が添加され
ていることを特徴とする請求項１乃至請求項９に記載の
半導体装置。 - 【請求項１１】シリコン表面にのみ選択的にタングステ
ンを堆積する工程と、水素雰囲気中で７００℃以上で加
熱する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項１２】上記シリコン中に硼素が添加されている
ことを特徴とする請求項１１に記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151454A JPH04373133A (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
| KR1019920010389A KR100258385B1 (ko) | 1991-06-24 | 1992-06-16 | 반도체 장치 |
| US07/902,592 US5324983A (en) | 1991-06-24 | 1992-06-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151454A JPH04373133A (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373133A true JPH04373133A (ja) | 1992-12-25 |
Family
ID=15518929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151454A Pending JPH04373133A (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5324983A (ja) |
| JP (1) | JPH04373133A (ja) |
| KR (1) | KR100258385B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274109A (ja) * | 1994-10-28 | 1996-10-18 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 高周波バイポーラトランジスタ構体及びその製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466615A (en) * | 1993-08-19 | 1995-11-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application |
| US5593905A (en) * | 1995-02-23 | 1997-01-14 | Texas Instruments Incorporated | Method of forming stacked barrier-diffusion source and etch stop for double polysilicon BJT with patterned base link |
| JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| US6114744A (en) * | 1997-03-14 | 2000-09-05 | Sanyo Electric Company | Semiconductor integration device and fabrication method of the same |
| DE19958062C2 (de) * | 1999-12-02 | 2002-06-06 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors und Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit einem solchen Bipolartransistor |
| US7151035B2 (en) * | 2002-04-16 | 2006-12-19 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US11569357B2 (en) * | 2021-05-13 | 2023-01-31 | Nxp Usa, Inc. | Semiconductor device and method of making a semiconductor device |
Family Cites Families (5)
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|---|---|---|---|---|
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS561556A (en) * | 1979-06-18 | 1981-01-09 | Hitachi Ltd | Semiconductor device |
| US4789885A (en) * | 1987-02-10 | 1988-12-06 | Texas Instruments Incorporated | Self-aligned silicide in a polysilicon self-aligned bipolar transistor |
| US4949162A (en) * | 1987-06-05 | 1990-08-14 | Hitachi, Ltd. | Semiconductor integrated circuit with dummy pedestals |
| JPS6489365A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Semiconductor device |
-
1991
- 1991-06-24 JP JP3151454A patent/JPH04373133A/ja active Pending
-
1992
- 1992-06-16 KR KR1019920010389A patent/KR100258385B1/ko not_active IP Right Cessation
- 1992-06-22 US US07/902,592 patent/US5324983A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274109A (ja) * | 1994-10-28 | 1996-10-18 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 高周波バイポーラトランジスタ構体及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930001468A (ko) | 1993-01-16 |
| US5324983A (en) | 1994-06-28 |
| KR100258385B1 (ko) | 2000-06-01 |
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