JPH04373133A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04373133A JPH04373133A JP3151454A JP15145491A JPH04373133A JP H04373133 A JPH04373133 A JP H04373133A JP 3151454 A JP3151454 A JP 3151454A JP 15145491 A JP15145491 A JP 15145491A JP H04373133 A JPH04373133 A JP H04373133A
- Authority
- JP
- Japan
- Prior art keywords
- region
- silicide
- semiconductor device
- silicon
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 41
- 238000000605 extraction Methods 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 8
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 150000002736 metal compounds Chemical class 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims 1
- WEAMLHXSIBDPGN-UHFFFAOYSA-N (4-hydroxy-3-methylphenyl) thiocyanate Chemical compound CC1=CC(SC#N)=CC=C1O WEAMLHXSIBDPGN-UHFFFAOYSA-N 0.000 claims 1
- JUZTWRXHHZRLED-UHFFFAOYSA-N [Si].[Cu].[Cu].[Cu].[Cu].[Cu] Chemical compound [Si].[Cu].[Cu].[Cu].[Cu].[Cu] JUZTWRXHHZRLED-UHFFFAOYSA-N 0.000 claims 1
- TWRSDLOICOIGRH-UHFFFAOYSA-N [Si].[Si].[Hf] Chemical compound [Si].[Si].[Hf] TWRSDLOICOIGRH-UHFFFAOYSA-N 0.000 claims 1
- VKTGMGGBYBQLGR-UHFFFAOYSA-N [Si].[V].[V].[V] Chemical compound [Si].[V].[V].[V] VKTGMGGBYBQLGR-UHFFFAOYSA-N 0.000 claims 1
- FHTCLMVMBMJAEE-UHFFFAOYSA-N bis($l^{2}-silanylidene)manganese Chemical compound [Si]=[Mn]=[Si] FHTCLMVMBMJAEE-UHFFFAOYSA-N 0.000 claims 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims 1
- 229910017052 cobalt Inorganic materials 0.000 claims 1
- 239000010941 cobalt Substances 0.000 claims 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims 1
- 229910021360 copper silicide Inorganic materials 0.000 claims 1
- 229910052741 iridium Inorganic materials 0.000 claims 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims 1
- 229910021334 nickel silicide Inorganic materials 0.000 claims 1
- 229910052758 niobium Inorganic materials 0.000 claims 1
- 239000010955 niobium Substances 0.000 claims 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims 1
- 229910052763 palladium Inorganic materials 0.000 claims 1
- 229910021339 platinum silicide Inorganic materials 0.000 claims 1
- 229910052703 rhodium Inorganic materials 0.000 claims 1
- 239000010948 rhodium Substances 0.000 claims 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 claims 1
- 229910052715 tantalum Inorganic materials 0.000 claims 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 claims 1
- 229910021355 zirconium silicide Inorganic materials 0.000 claims 1
- 229910000765 intermetallic Inorganic materials 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 59
- 229910052814 silicon oxide Inorganic materials 0.000 description 59
- 229910052581 Si3N4 Inorganic materials 0.000 description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 30
- 238000010586 diagram Methods 0.000 description 28
- 238000004891 communication Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000013307 optical fiber Substances 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000010953 base metal Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に係り、特に
面積が小さく、かつベース抵抗の小さい超高速動作用バ
イポーラトランジスタ及びその製造方法に関する。
面積が小さく、かつベース抵抗の小さい超高速動作用バ
イポーラトランジスタ及びその製造方法に関する。
【0002】
【従来の技術】自己整合技術によって形成された従来の
バイポーラトランジスタの構造の1例を図2に示す。図
2において、記号11はn型エミッタ領域、12はp型
ベース領域、13はn型高濃度コレクタ領域、14はシ
リコン酸化膜、15はシリコン酸化膜、16はn型多結
晶シリコン膜、17はエミッタ金属配線、18はベース
金属配線、19はp型多結晶シリコン膜によるベース電
極をそれぞれ表す。上記構造を有する従来のバイポーラ
トランジスタにおいては、p型多結晶領域19端(図2
の右側の19の右端)と、エミッタ領域11端(図2の
右端)とは、リソグラフィー技術で必要とする合わせ余
裕間隔だけの距離が必要とされていた。さらにベース電
極19は多結晶シリコンのみで形成されていた。
バイポーラトランジスタの構造の1例を図2に示す。図
2において、記号11はn型エミッタ領域、12はp型
ベース領域、13はn型高濃度コレクタ領域、14はシ
リコン酸化膜、15はシリコン酸化膜、16はn型多結
晶シリコン膜、17はエミッタ金属配線、18はベース
金属配線、19はp型多結晶シリコン膜によるベース電
極をそれぞれ表す。上記構造を有する従来のバイポーラ
トランジスタにおいては、p型多結晶領域19端(図2
の右側の19の右端)と、エミッタ領域11端(図2の
右端)とは、リソグラフィー技術で必要とする合わせ余
裕間隔だけの距離が必要とされていた。さらにベース電
極19は多結晶シリコンのみで形成されていた。
【0003】なお、このような構造を有するバイポーラ
トランジスタは、例えば、アイ・イー・イー・イー・ト
ランズアクション・オン・エレクトロン・デバイセズ・
イー・ディー・34,ナンバー11 (1987) 第
2246頁から第2254頁(IEEE, Trans
. Electron Dev.,ED−34,No.
11(1987) pp2246−2254)に示され
ている。
トランジスタは、例えば、アイ・イー・イー・イー・ト
ランズアクション・オン・エレクトロン・デバイセズ・
イー・ディー・34,ナンバー11 (1987) 第
2246頁から第2254頁(IEEE, Trans
. Electron Dev.,ED−34,No.
11(1987) pp2246−2254)に示され
ている。
【0004】
【発明が解決しようとする課題】上記従来技術において
は、ベース電極19の寸法がエミッタ11との合わせ余
裕で制限されるため、縮小することが困難であった。例
えできたとしても、エミッタを取り巻くベース電極の幅
が狭くなることにより、抵抗値が大きくなる。このよう
な場合、ベース抵抗値が増大するばかりでなく、ベース
金属配線18と接触する方向にのみ電流が集中し、高周
波特性が著しく低下するという問題があった。
は、ベース電極19の寸法がエミッタ11との合わせ余
裕で制限されるため、縮小することが困難であった。例
えできたとしても、エミッタを取り巻くベース電極の幅
が狭くなることにより、抵抗値が大きくなる。このよう
な場合、ベース抵抗値が増大するばかりでなく、ベース
金属配線18と接触する方向にのみ電流が集中し、高周
波特性が著しく低下するという問題があった。
【0005】例えば、通常高濃度p型多結晶シリコンの
シート抵抗は、最大濃度までドーピングしても500n
mの膜厚でおよそ50Ω/□である。この値は多結晶シ
リコンの膜厚に反比例し、薄くなるに従い高くなる。従
って電極引き出し領域を多結晶シリコンで形成すると、
パタンの幅の狭い部分のベース直列抵抗が大きくなる。
シート抵抗は、最大濃度までドーピングしても500n
mの膜厚でおよそ50Ω/□である。この値は多結晶シ
リコンの膜厚に反比例し、薄くなるに従い高くなる。従
って電極引き出し領域を多結晶シリコンで形成すると、
パタンの幅の狭い部分のベース直列抵抗が大きくなる。
【0006】本発明の目的は、ベース電極を低抵抗化し
、ベース抵抗を増大させることなくトランジスタ面積を
縮小させることのできるバイポーラトランジスタ及びそ
の製造方法を提供することである。
、ベース抵抗を増大させることなくトランジスタ面積を
縮小させることのできるバイポーラトランジスタ及びそ
の製造方法を提供することである。
【0007】
【課題を解決するための手段】上記目的は、電極引き出
し領域(例えばベース電極)を第1領域(例えばベース
領域)もしくは第2領域(例えばエミッタ領域)に対し
て自己整合的に形成するとともに、電極引き出し領域を
、多結晶シリコンの表面の少なくとも一部及び側壁面に
金属珪化物(シリサイド)膜を設けて形成することによ
り達成される。
し領域(例えばベース電極)を第1領域(例えばベース
領域)もしくは第2領域(例えばエミッタ領域)に対し
て自己整合的に形成するとともに、電極引き出し領域を
、多結晶シリコンの表面の少なくとも一部及び側壁面に
金属珪化物(シリサイド)膜を設けて形成することによ
り達成される。
【0008】本発明の具体的手段は、単結晶半導体基板
の表面に設けられた、第1導電形の第1領域(4)と、
上記第1領域(4)の外側に上記第1領域(4)に電気
的に接続されて形成された電極引き出し領域(10)を
具備し、上記電極引き出し領域(10)は少なくともそ
の一部が上記半導体基板上の絶縁膜(3)の上に延在し
てなる半導体装置において、上記絶縁膜(3)の上の上
記電極引き出し領域(10)の外周パタンの各辺と、上
記第1領域(4)のパタンの各辺とが、少なくともその
2辺において互いに平行で、かつマスク合わせ精度以上
の精度で互いに等距離に形成され、かつ、上記電極引き
出し領域(10)の上記等距離に形成された辺の側面に
、上記電極引き出し領域(10)を形成する半導体の金
属化合物(9)が形成されていることを特徴とする半導
体装置およびその製造方法とすることである。(図1お
よび図14参照)。
の表面に設けられた、第1導電形の第1領域(4)と、
上記第1領域(4)の外側に上記第1領域(4)に電気
的に接続されて形成された電極引き出し領域(10)を
具備し、上記電極引き出し領域(10)は少なくともそ
の一部が上記半導体基板上の絶縁膜(3)の上に延在し
てなる半導体装置において、上記絶縁膜(3)の上の上
記電極引き出し領域(10)の外周パタンの各辺と、上
記第1領域(4)のパタンの各辺とが、少なくともその
2辺において互いに平行で、かつマスク合わせ精度以上
の精度で互いに等距離に形成され、かつ、上記電極引き
出し領域(10)の上記等距離に形成された辺の側面に
、上記電極引き出し領域(10)を形成する半導体の金
属化合物(9)が形成されていることを特徴とする半導
体装置およびその製造方法とすることである。(図1お
よび図14参照)。
【0009】
【作用】本発明によれば、第1領域(例えばベース領域
)からの電極引き出し領域を、第1領域のパタンの少な
くとも2辺と自己整合的に形成することにより、電極引
き出し領域の平面寸法を大幅に縮小できる。
)からの電極引き出し領域を、第1領域のパタンの少な
くとも2辺と自己整合的に形成することにより、電極引
き出し領域の平面寸法を大幅に縮小できる。
【0010】さらに電極引き出し領域の側面に半導体の
金属化合物を形成することにより、自己整合によってパ
タンが細くなった部分の抵抗を大幅に低減できる。
金属化合物を形成することにより、自己整合によってパ
タンが細くなった部分の抵抗を大幅に低減できる。
【0011】例えば多結晶シリコンを金属シリサイドに
置き換えることにより、シート抵抗は5Ω/□程度に低
減される。その結果、ベース電極の抵抗を増大させるこ
となく、ベース電極を縮小することが可能となる。特に
、多結晶シリコンの側壁にシリサイドを設ける場合、平
面的な寸法縮小に左右されずに低抵抗のベース電極の縮
小を行なうことが可能となる。
置き換えることにより、シート抵抗は5Ω/□程度に低
減される。その結果、ベース電極の抵抗を増大させるこ
となく、ベース電極を縮小することが可能となる。特に
、多結晶シリコンの側壁にシリサイドを設ける場合、平
面的な寸法縮小に左右されずに低抵抗のベース電極の縮
小を行なうことが可能となる。
【0012】
【実施例】本発明の第1の実施例の断面図を図1に示す
。本実施例の製造工程を図3乃至図13を用いて説明す
る。
。本実施例の製造工程を図3乃至図13を用いて説明す
る。
【0013】まず、図3に示すように、低濃度p型シリ
コン基板20に選択的にアンチモン拡散を行ない、高濃
度n型層21を形成した。上記高濃度n型層21は、高
濃度コレクタ領域となる。続いて、n型エピタキシャル
層22を成長させた。エピタキシャル層22中のキャリ
ア濃度は、1017/cm3 程度であった。エピタキ
シャル層22上に、絶縁膜(シリコン酸化膜23,シリ
コン窒化膜24,シリコン酸化膜25)を設け、図4に
示すように、高濃度n型層上21の一部の該絶縁膜(2
3,24,25)のみを残し除去した。上記絶縁膜(2
3,24,25)をマスクとして、エピタキシャル層2
2を0.1μm エッチングし、20nmの熱酸化膜2
6をエピタキシャル層22上に形成した。次に、全面に
シリコン窒化膜27を堆積させ、異方性イオンエッチン
グにより、前記絶縁膜(23,24,25)側壁のみに
上記シリコン窒化膜27を残した。その後、図5に示す
ように絶縁膜(23,24,25)を除去した領域のエ
ピタキシャル層22上に、熱酸化によりシリコン酸化膜
28を形成し、トランジスタ領域の周囲に素子分離のた
めの溝29を形成した。続いて、図6に示すように、シ
リコン窒化膜27を除去し、多結晶シリコン30を40
0nm堆積し、その表面にシリコン窒化膜31を堆積し
た。多結晶シリコン30中にボロンを注入してp型化し
た後、表面が平坦になるようにレジスト32を塗布し、
図7に示すように、シリコン窒化膜31の凸領域表面が
表われるまでレジスト32をエッチングした。続いて、
図8に示すように、上記レジスト32をマスクとして、
シリコン窒化膜31と多結晶シリコン30の凸領域を除
去し、その後レジスト32を除去してから、シリコン酸
化膜25を除去した。次に、シリコン窒化膜31に覆わ
れていない多結晶シリコン30を熱酸化により選択酸化
し、図9に示すように、シリコン窒化膜31を除去した
。続いて、図10に示すように、レジストマスクを用い
て多結晶シリコン30を選択的に除去した。レジストマ
スク端の一部が、シリコン酸化膜33上にかかるように
することにより、シリコン酸化膜33が多結晶シリコン
エッチングのマスクとなるため、エミッタ領域34の周
囲に多結晶シリコン30の膜厚と等しい一定の幅になる
ように多結晶シリコン30が残される。本工程により、
リソグラフィーの合わせ精度に影響されずに多結晶シリ
コンによるベース電極を形成することが可能となった。 次に、多結晶シリコン30の表面に、選択的にタングス
テン35を堆積させた。タングステン35の堆積は、2
50〜300℃でモノシラン(SiH4)と6フッ化タ
ングステン(WF6)の混合ガス中にウエハを曝すこと
により行うことが出来る。
コン基板20に選択的にアンチモン拡散を行ない、高濃
度n型層21を形成した。上記高濃度n型層21は、高
濃度コレクタ領域となる。続いて、n型エピタキシャル
層22を成長させた。エピタキシャル層22中のキャリ
ア濃度は、1017/cm3 程度であった。エピタキ
シャル層22上に、絶縁膜(シリコン酸化膜23,シリ
コン窒化膜24,シリコン酸化膜25)を設け、図4に
示すように、高濃度n型層上21の一部の該絶縁膜(2
3,24,25)のみを残し除去した。上記絶縁膜(2
3,24,25)をマスクとして、エピタキシャル層2
2を0.1μm エッチングし、20nmの熱酸化膜2
6をエピタキシャル層22上に形成した。次に、全面に
シリコン窒化膜27を堆積させ、異方性イオンエッチン
グにより、前記絶縁膜(23,24,25)側壁のみに
上記シリコン窒化膜27を残した。その後、図5に示す
ように絶縁膜(23,24,25)を除去した領域のエ
ピタキシャル層22上に、熱酸化によりシリコン酸化膜
28を形成し、トランジスタ領域の周囲に素子分離のた
めの溝29を形成した。続いて、図6に示すように、シ
リコン窒化膜27を除去し、多結晶シリコン30を40
0nm堆積し、その表面にシリコン窒化膜31を堆積し
た。多結晶シリコン30中にボロンを注入してp型化し
た後、表面が平坦になるようにレジスト32を塗布し、
図7に示すように、シリコン窒化膜31の凸領域表面が
表われるまでレジスト32をエッチングした。続いて、
図8に示すように、上記レジスト32をマスクとして、
シリコン窒化膜31と多結晶シリコン30の凸領域を除
去し、その後レジスト32を除去してから、シリコン酸
化膜25を除去した。次に、シリコン窒化膜31に覆わ
れていない多結晶シリコン30を熱酸化により選択酸化
し、図9に示すように、シリコン窒化膜31を除去した
。続いて、図10に示すように、レジストマスクを用い
て多結晶シリコン30を選択的に除去した。レジストマ
スク端の一部が、シリコン酸化膜33上にかかるように
することにより、シリコン酸化膜33が多結晶シリコン
エッチングのマスクとなるため、エミッタ領域34の周
囲に多結晶シリコン30の膜厚と等しい一定の幅になる
ように多結晶シリコン30が残される。本工程により、
リソグラフィーの合わせ精度に影響されずに多結晶シリ
コンによるベース電極を形成することが可能となった。 次に、多結晶シリコン30の表面に、選択的にタングス
テン35を堆積させた。タングステン35の堆積は、2
50〜300℃でモノシラン(SiH4)と6フッ化タ
ングステン(WF6)の混合ガス中にウエハを曝すこと
により行うことが出来る。
【0014】タングステン35を堆積させた後、図11
に示すように、水素雰囲気中で700〜900℃の熱処
理を行うことによりタングステンシリサイド38を形成
し、シリコン酸化膜37を堆積した。続いて、図12に
示すように、レジストマスクを用いてシリコン酸化膜3
7を異方性ドライエッチングで除去することにより段差
の側壁部分のみに上記シリコン酸化膜37を残した。次
に、多結晶シリコン38を堆積させ、砒素を打ち込んだ
後熱処理を行うことにより上記砒素を拡散させエミッタ
39を形成した。その後、図13に示すようにシリコン
酸化膜40の保護膜を堆積させ、コンタクト孔を開口し
、アルミ電極41を形成した。
に示すように、水素雰囲気中で700〜900℃の熱処
理を行うことによりタングステンシリサイド38を形成
し、シリコン酸化膜37を堆積した。続いて、図12に
示すように、レジストマスクを用いてシリコン酸化膜3
7を異方性ドライエッチングで除去することにより段差
の側壁部分のみに上記シリコン酸化膜37を残した。次
に、多結晶シリコン38を堆積させ、砒素を打ち込んだ
後熱処理を行うことにより上記砒素を拡散させエミッタ
39を形成した。その後、図13に示すようにシリコン
酸化膜40の保護膜を堆積させ、コンタクト孔を開口し
、アルミ電極41を形成した。
【0015】本発明により、外部ベース抵抗が1/10
に低減し、ベース電極が配線として使用できるため、図
14に示すようにトランジスタ面積が1/2に低減した
。
に低減し、ベース電極が配線として使用できるため、図
14に示すようにトランジスタ面積が1/2に低減した
。
【0016】第2の実施例を図15乃至図21を用いて
説明する。
説明する。
【0017】本実施例の製造工程の図15までは、第1
の実施例の図5までと同一である。図15において、4
2はシリコン酸化膜、43はシリコン酸化膜、44はシ
リコン窒化膜、45はシリコン酸化膜、46は素子分離
溝、47は高濃度コレクタ、48はp型シリコン基板、
49は低濃度n型エピタキシャル層、50はシリコン窒
化膜、51はシリコン酸化膜である。以降の工程につい
て説明する。図16に示すように、シリコン窒化膜44
を除去した後、全面にシリコン窒化膜52を堆積させた
。引き続き、異方性ドライエッチングを用いて、絶縁膜
の側壁領域のみに上記シリコン窒化膜52を形成した。 シリコン酸化膜51を除去した後に多結晶シリコン53
とシリコン窒化膜54を順次堆積させた。第一の実施例
と同様な過程を経て多結晶シリコン53の凸領域のみを
除去した。図17に示すように、シリコン酸化膜43を
除去して、熱酸化を行なうことにより、シリコン窒化膜
54に覆われていない部分の多結晶シリコン53表面に
シリコン酸化膜55を形成した。本工程により、横方向
に張り出さないシリコン酸化膜55を形成することがで
きた。次に、図18に示すように、シリコン窒化膜50
,54を除去し、第1の実施例と同様に、レジストマス
クを用いて多結晶シリコン53を選択的に除去した。シ
リコン酸化膜45を除去した後、熱酸化を行ない、図1
9に示すように、エピタキシャル層49表面、及び、多
結晶シリコン53表面に薄い酸化膜56(20nm)を
形成した。続いて、ボロンイオン打ち込みによりベース
層57を形成した後、レジストマスクで、エピタキシャ
ル層49表面とエミッタ領域側多結晶シリコン53側壁
以外の上記薄い酸化膜56を除去した。次に、第1の実
施例と同様に、多結晶シリコン53の露出している領域
にタングステンシリサイド58を形成した。続いて、シ
リコン酸化膜59を堆積させ(図20)、レジストマス
クを用いてエミッタ領域内のシリコン酸化膜59を異方
性ドライエッチして多結晶シリコン53側壁にシリコン
酸化膜59を残した。さらに、図21に示すように、多
結晶シリコン60を堆積させ、砒素をイオン打ち込みし
た後熱処理を行なって、エミッタ層61を形成した。本
工程以降の、保護膜形成、アルミ電極形成工程は、第1
の実施例と同一であった。
の実施例の図5までと同一である。図15において、4
2はシリコン酸化膜、43はシリコン酸化膜、44はシ
リコン窒化膜、45はシリコン酸化膜、46は素子分離
溝、47は高濃度コレクタ、48はp型シリコン基板、
49は低濃度n型エピタキシャル層、50はシリコン窒
化膜、51はシリコン酸化膜である。以降の工程につい
て説明する。図16に示すように、シリコン窒化膜44
を除去した後、全面にシリコン窒化膜52を堆積させた
。引き続き、異方性ドライエッチングを用いて、絶縁膜
の側壁領域のみに上記シリコン窒化膜52を形成した。 シリコン酸化膜51を除去した後に多結晶シリコン53
とシリコン窒化膜54を順次堆積させた。第一の実施例
と同様な過程を経て多結晶シリコン53の凸領域のみを
除去した。図17に示すように、シリコン酸化膜43を
除去して、熱酸化を行なうことにより、シリコン窒化膜
54に覆われていない部分の多結晶シリコン53表面に
シリコン酸化膜55を形成した。本工程により、横方向
に張り出さないシリコン酸化膜55を形成することがで
きた。次に、図18に示すように、シリコン窒化膜50
,54を除去し、第1の実施例と同様に、レジストマス
クを用いて多結晶シリコン53を選択的に除去した。シ
リコン酸化膜45を除去した後、熱酸化を行ない、図1
9に示すように、エピタキシャル層49表面、及び、多
結晶シリコン53表面に薄い酸化膜56(20nm)を
形成した。続いて、ボロンイオン打ち込みによりベース
層57を形成した後、レジストマスクで、エピタキシャ
ル層49表面とエミッタ領域側多結晶シリコン53側壁
以外の上記薄い酸化膜56を除去した。次に、第1の実
施例と同様に、多結晶シリコン53の露出している領域
にタングステンシリサイド58を形成した。続いて、シ
リコン酸化膜59を堆積させ(図20)、レジストマス
クを用いてエミッタ領域内のシリコン酸化膜59を異方
性ドライエッチして多結晶シリコン53側壁にシリコン
酸化膜59を残した。さらに、図21に示すように、多
結晶シリコン60を堆積させ、砒素をイオン打ち込みし
た後熱処理を行なって、エミッタ層61を形成した。本
工程以降の、保護膜形成、アルミ電極形成工程は、第1
の実施例と同一であった。
【0018】本実施例では、多結晶シリコンを酸化して
形成したシリコン酸化膜が横方向に張り出さないため、
エミッタ面積が小さくなることを防止することが可能で
ある。シリコン酸化膜の厚さを400nmにした場合、
横方向への張り出しは200nmになる。両側から張り
出すためエミッタ寸法は400nm小さくなる。本実施
例により、このエミッタ寸法縮小量を0にすることがで
きた。
形成したシリコン酸化膜が横方向に張り出さないため、
エミッタ面積が小さくなることを防止することが可能で
ある。シリコン酸化膜の厚さを400nmにした場合、
横方向への張り出しは200nmになる。両側から張り
出すためエミッタ寸法は400nm小さくなる。本実施
例により、このエミッタ寸法縮小量を0にすることがで
きた。
【0019】第3の実施例を図22乃至図29を用いて
説明する。
説明する。
【0020】図22に示すように、コレクタ領域64,
素子分離酸化膜63を形成した後、多結晶シリコン64
を堆積させた。続いて、図23に示すように、シリコン
窒化膜66を堆積させ、矢印67で示した以外の上記シ
リコン窒化膜66を除去した。次に、図24に示すよう
に、露出した多結晶シリコン64表面に熱酸化によりシ
リコン酸化膜68を形成した。図に示すマスク69を用
いて、ボロンをイオン打ち込みし、多結晶シリコン64
をp型化した。次に、図25に示すような領域を覆うマ
スク70を用いて、多結晶シリコン68を除去した。マ
スク70はシリコン酸化膜68に一部が重なりあうよう
にすることにより、シリコン酸化膜68直下の多結晶シ
リコン64を残してパターニングすることができる。そ
の後、露出した単結晶65、及び多結晶シリコン64表
面に20〜50nmのシリコン酸化膜71を形成し、多
結晶シリコンに取り囲まれた凹のみに上記シリコン酸化
膜71を残した。図26に示すように、多結晶シリコン
64の露出した領域に、第1,第2の実施例と同様の方
法を用いてタングステンシリサイド72を形成した。ボ
ロンをイオン打ち込みし、ベース領域73を形成した。 図27に示すように、シリコン酸化膜74を堆積し、図
28に示すように活性領域上のみを開口するマスク75
を用いて、シリコン酸化膜74を除去した。さらに、図
29に示すようにn型多結晶シリコン76を形成した後
、熱処理を行なってエミッタ77を形成した。
素子分離酸化膜63を形成した後、多結晶シリコン64
を堆積させた。続いて、図23に示すように、シリコン
窒化膜66を堆積させ、矢印67で示した以外の上記シ
リコン窒化膜66を除去した。次に、図24に示すよう
に、露出した多結晶シリコン64表面に熱酸化によりシ
リコン酸化膜68を形成した。図に示すマスク69を用
いて、ボロンをイオン打ち込みし、多結晶シリコン64
をp型化した。次に、図25に示すような領域を覆うマ
スク70を用いて、多結晶シリコン68を除去した。マ
スク70はシリコン酸化膜68に一部が重なりあうよう
にすることにより、シリコン酸化膜68直下の多結晶シ
リコン64を残してパターニングすることができる。そ
の後、露出した単結晶65、及び多結晶シリコン64表
面に20〜50nmのシリコン酸化膜71を形成し、多
結晶シリコンに取り囲まれた凹のみに上記シリコン酸化
膜71を残した。図26に示すように、多結晶シリコン
64の露出した領域に、第1,第2の実施例と同様の方
法を用いてタングステンシリサイド72を形成した。ボ
ロンをイオン打ち込みし、ベース領域73を形成した。 図27に示すように、シリコン酸化膜74を堆積し、図
28に示すように活性領域上のみを開口するマスク75
を用いて、シリコン酸化膜74を除去した。さらに、図
29に示すようにn型多結晶シリコン76を形成した後
、熱処理を行なってエミッタ77を形成した。
【0021】本実施例は、前記第1,第2の実施例に比
較して簡便な製造方法で形成することが可能であり、面
積の縮小量は顕著ではないがほぼ同等の性能のトランジ
スタを提供することができた。
較して簡便な製造方法で形成することが可能であり、面
積の縮小量は顕著ではないがほぼ同等の性能のトランジ
スタを提供することができた。
【0022】第4の実施例を図30を用いて説明する。
【0023】本実施例では、npnトランジスタ78と
pnpトランジスタ79のベース80,81を容量82
を介して接続した。ベース電極80,81を低抵抗化し
たことにより、金属配線を用いずに薄いシリコン酸化膜
をシリサイド/多結晶シリコン積層膜で挾み、容量82
を形成することができた。本実施例におけるシリコン酸
化膜は、シリコン窒化膜やタンタル酸化膜で替えること
も可能である。
pnpトランジスタ79のベース80,81を容量82
を介して接続した。ベース電極80,81を低抵抗化し
たことにより、金属配線を用いずに薄いシリコン酸化膜
をシリサイド/多結晶シリコン積層膜で挾み、容量82
を形成することができた。本実施例におけるシリコン酸
化膜は、シリコン窒化膜やタンタル酸化膜で替えること
も可能である。
【0024】第5の実施例を図31を用いて説明する。
【0025】MOSトランジスタ83のドレイン電極8
4とバイポーラトランジスタ85のベース86を同一の
シリサイド/多結晶シリコン積層膜で直接接続した。ア
ルミなどの金属配線を用いずに接続したため、BiCM
OSゲートなどの、バイポーラトランジスタとMOSト
ランジスタを同時に用いるLSIの集積度を2倍程度増
大することができた。
4とバイポーラトランジスタ85のベース86を同一の
シリサイド/多結晶シリコン積層膜で直接接続した。ア
ルミなどの金属配線を用いずに接続したため、BiCM
OSゲートなどの、バイポーラトランジスタとMOSト
ランジスタを同時に用いるLSIの集積度を2倍程度増
大することができた。
【0026】次に、実施例6を図32の計算機構成図で
説明する。本実施例6は、本発明を実施したシリコン半
導体集積回路を、命令や演算を処理するプロセッサ50
0が、複数個並列に接続された高速大型計算機に適用し
た例である。本実施例では、本発明を実施した高速シリ
コン半導体集積回路の集積度が高いため、命令や演算を
処理するプロセッサ500や、記憶制御装置501や、
主記憶装置502などを、1辺が約10〜30mmのシ
リコン半導体チップで構成出来た。これら命令や演算を
処理するプロセッサ500と、記憶制御装置501と、
化合物半導体集積回路よりなるデータ通信インタフェー
ス503を、同一セラミック基板506に実装した。ま
た、データ通信インタフェース503と、データ通信制
御装置504を、同一セラミック基板507に実装した
。 これらセラミック基板506並びに507と、主記憶装
置502を実装したセラミック基板を、大きさが1辺約
50cm程度、あるいはそれ以下の基板に実装し、大型
計算機の中央処理ユニット508を形成した。この中央
処理ユニット508内データ通信や、複数の中央処理ユ
ニット間データ通信、あるいはデータ通信インタフェー
ス503と入出力プロセッサ505を実装した基板50
9との間のデータの通信は、図中の両端矢印線で示され
る光ファイバ510を介して行なわれた。この計算機で
は、命令や演算を処理するプロセッサ500や、記憶制
御装置501や、主記憶装置502などのシリコン半導
体集積回路が、並列に高速で動作し、また、データの通
信を光を媒体に行なったため、1秒間当りの命令処理回
数を大幅に増加することができた。
説明する。本実施例6は、本発明を実施したシリコン半
導体集積回路を、命令や演算を処理するプロセッサ50
0が、複数個並列に接続された高速大型計算機に適用し
た例である。本実施例では、本発明を実施した高速シリ
コン半導体集積回路の集積度が高いため、命令や演算を
処理するプロセッサ500や、記憶制御装置501や、
主記憶装置502などを、1辺が約10〜30mmのシ
リコン半導体チップで構成出来た。これら命令や演算を
処理するプロセッサ500と、記憶制御装置501と、
化合物半導体集積回路よりなるデータ通信インタフェー
ス503を、同一セラミック基板506に実装した。ま
た、データ通信インタフェース503と、データ通信制
御装置504を、同一セラミック基板507に実装した
。 これらセラミック基板506並びに507と、主記憶装
置502を実装したセラミック基板を、大きさが1辺約
50cm程度、あるいはそれ以下の基板に実装し、大型
計算機の中央処理ユニット508を形成した。この中央
処理ユニット508内データ通信や、複数の中央処理ユ
ニット間データ通信、あるいはデータ通信インタフェー
ス503と入出力プロセッサ505を実装した基板50
9との間のデータの通信は、図中の両端矢印線で示され
る光ファイバ510を介して行なわれた。この計算機で
は、命令や演算を処理するプロセッサ500や、記憶制
御装置501や、主記憶装置502などのシリコン半導
体集積回路が、並列に高速で動作し、また、データの通
信を光を媒体に行なったため、1秒間当りの命令処理回
数を大幅に増加することができた。
【0027】
【発明の効果】本発明により、npnトランジスタのベ
ース抵抗がおよそ1/2に低減された。ベース/金属配
線接続のための開口部が不要となり、更に、トランジス
タ活性領域とベース電極との合わせ余裕が不要となった
ため、トランジスタ面積が従来構造に比較して1/5以
下に縮小することができた。また、金属配線を用いずに
シリサイド電極で配線することが可能となり、同一面積
のトランジスタを用いたLSIに比較して2倍の集積度
を持ったLSIを提供することができた。
ース抵抗がおよそ1/2に低減された。ベース/金属配
線接続のための開口部が不要となり、更に、トランジス
タ活性領域とベース電極との合わせ余裕が不要となった
ため、トランジスタ面積が従来構造に比較して1/5以
下に縮小することができた。また、金属配線を用いずに
シリサイド電極で配線することが可能となり、同一面積
のトランジスタを用いたLSIに比較して2倍の集積度
を持ったLSIを提供することができた。
【図1】本発明の第1の実施例の断面図。
【図2】従来例を説明する断面図。
【図3】第1の実施例を説明するための工程図。
【図4】第1の実施例を説明するための工程図。
【図5】第1の実施例を説明するための工程図。
【図6】第1の実施例を説明するための工程図。
【図7】第1の実施例を説明するための工程図。
【図8】第1の実施例を説明するための工程図。
【図9】第1の実施例を説明するための工程図。
【図10】第1の実施例を説明するための工程図。
【図11】第1の実施例を説明するための工程図。
【図12】第1の実施例を説明するための工程図。
【図13】第1の実施例を説明するための工程図。
【図14】第1の実施例と従来例の平面図。
【図15】第2の実施例を説明するための工程図。
【図16】第2の実施例を説明するための工程図。
【図17】第2の実施例を説明するための工程図。
【図18】第2の実施例を説明するための工程図。
【図19】第2の実施例を説明するための工程図。
【図20】第2の実施例を説明するための工程図。
【図21】第2の実施例を説明するための工程図。
【図22】第3の実施例を説明する工程図。
【図23】第3の実施例を説明する工程図。
【図24】第3の実施例を説明する工程図。
【図25】第3の実施例を説明する工程図。
【図26】第3の実施例を説明する工程図。
【図27】第3の実施例を説明する工程図。
【図28】第3の実施例を説明する工程図。
【図29】第3の実施例を説明する工程図。
【図30】第4の実施例の断面図。
【図31】第5の実施例の断面図。
【図32】第6の実施例を説明する図。
1…エミッタ、2…多結晶シリコン、3…シリコン酸化
膜、4…ベース、5…高濃度コレクタ、6…シリコン酸
化膜、7…エミッタアルミ電極、8…ベースアルミ電極
、9…タングステンシリサイド、10…多結晶シリコン
、11…エミッタ、12…ベース、13…コレクタ、1
4…シリコン酸化膜、15…シリコン酸化膜、16…多
結晶シリコン、17…エミッタアルミ電極、18…ベー
スアルミ電極、19…多結晶シリコン、20…p型シリ
コン基板、21…高濃度コレクタ、22…低濃度n型エ
ピタキシャル層、23…シリコン酸化膜、24…シリコ
ン窒化膜、25…シリコン酸化膜、26…シリコン酸化
膜、27…シリコン窒化膜、28…シリコン酸化膜、2
9…素子分離溝、30…多結晶シリコン、31…シリコ
ン窒化膜、32…レジスト、33…シリコン酸化膜、3
4…エミッタ領域、35…タングステン、36…タング
ステンシリサイド、37…シリコン酸化膜、38…多結
晶シリコン、39…エミッタ、40…シリコン酸化膜、
41…アルミ、42…シリコン酸化膜、43…シリコン
酸化膜、44…シリコン窒化膜、45…シリコン酸化膜
、46…素子分離溝、47…高濃度コレクタ、48…p
型シリコン基板、50…シリコン窒化膜、51…シリコ
ン酸化膜、52…シリコン窒化膜、53…多結晶シリコ
ン、54…シリコン窒化膜、55…シリコン酸化膜、5
6…シリコン酸化膜、57…ベース、58…タングステ
ンシリサイド、59…シリコン酸化膜、60…多結晶シ
リコン、61…エミッタ、62…高濃度コレクタ、63
…シリコン酸化膜、64…多結晶シリコン、66…シリ
コン窒化膜、67…シリコン窒化膜エッチマスク、68
…シリコン酸化膜、69…イオン打ち込みマスク、70
…多結晶シリコンエッチマスク、71…シリコン酸化膜
、72…タングステンシリサイド、73…ベース、74
…シリコン酸化膜、75…シリコン酸化膜エッチマスク
、76…多結晶シリコン、77…エミッタ、78…np
nトランジスタ、79…pnpトランジスタ、80…n
pnトランジスタのベース、81…pnpトランジスタ
のベース、82…容量、83…MOSトランジスタ、8
4…MOSトランジスタのドレイン電極、85…バイポ
ーラトランジスタ、86…バイポーラトランジスタのベ
ース電極、500…シリコン半導体集積回路よりなる命
令や演算を処理するプロセッサ、501…シリコン半導
体集積回路よりなる記憶制御装置、502…シリコン半
導体集積回路よりなる主記憶装置、503…化合物半導
体集積回路よりなるデータ通信インタフェース、504
…データ通信制御装置、505…入出力プロセッサ、5
06…セラミック基板、507…セラミック基板、50
8…中央処理ユニット、509…入出力プロセッサ実装
基板、510…データ通信用光ファイバ。
膜、4…ベース、5…高濃度コレクタ、6…シリコン酸
化膜、7…エミッタアルミ電極、8…ベースアルミ電極
、9…タングステンシリサイド、10…多結晶シリコン
、11…エミッタ、12…ベース、13…コレクタ、1
4…シリコン酸化膜、15…シリコン酸化膜、16…多
結晶シリコン、17…エミッタアルミ電極、18…ベー
スアルミ電極、19…多結晶シリコン、20…p型シリ
コン基板、21…高濃度コレクタ、22…低濃度n型エ
ピタキシャル層、23…シリコン酸化膜、24…シリコ
ン窒化膜、25…シリコン酸化膜、26…シリコン酸化
膜、27…シリコン窒化膜、28…シリコン酸化膜、2
9…素子分離溝、30…多結晶シリコン、31…シリコ
ン窒化膜、32…レジスト、33…シリコン酸化膜、3
4…エミッタ領域、35…タングステン、36…タング
ステンシリサイド、37…シリコン酸化膜、38…多結
晶シリコン、39…エミッタ、40…シリコン酸化膜、
41…アルミ、42…シリコン酸化膜、43…シリコン
酸化膜、44…シリコン窒化膜、45…シリコン酸化膜
、46…素子分離溝、47…高濃度コレクタ、48…p
型シリコン基板、50…シリコン窒化膜、51…シリコ
ン酸化膜、52…シリコン窒化膜、53…多結晶シリコ
ン、54…シリコン窒化膜、55…シリコン酸化膜、5
6…シリコン酸化膜、57…ベース、58…タングステ
ンシリサイド、59…シリコン酸化膜、60…多結晶シ
リコン、61…エミッタ、62…高濃度コレクタ、63
…シリコン酸化膜、64…多結晶シリコン、66…シリ
コン窒化膜、67…シリコン窒化膜エッチマスク、68
…シリコン酸化膜、69…イオン打ち込みマスク、70
…多結晶シリコンエッチマスク、71…シリコン酸化膜
、72…タングステンシリサイド、73…ベース、74
…シリコン酸化膜、75…シリコン酸化膜エッチマスク
、76…多結晶シリコン、77…エミッタ、78…np
nトランジスタ、79…pnpトランジスタ、80…n
pnトランジスタのベース、81…pnpトランジスタ
のベース、82…容量、83…MOSトランジスタ、8
4…MOSトランジスタのドレイン電極、85…バイポ
ーラトランジスタ、86…バイポーラトランジスタのベ
ース電極、500…シリコン半導体集積回路よりなる命
令や演算を処理するプロセッサ、501…シリコン半導
体集積回路よりなる記憶制御装置、502…シリコン半
導体集積回路よりなる主記憶装置、503…化合物半導
体集積回路よりなるデータ通信インタフェース、504
…データ通信制御装置、505…入出力プロセッサ、5
06…セラミック基板、507…セラミック基板、50
8…中央処理ユニット、509…入出力プロセッサ実装
基板、510…データ通信用光ファイバ。
Claims (12)
- 【請求項1】単結晶半導体基板の表面に設けられた、第
1導電形の第1領域と、上記第1領域の外側に上記第1
領域に電気的に接続されて形成された電極引き出し領域
を具備し、上記電極引き出し領域は少なくともその一部
が上記半導体基板上の絶縁膜の上に延在してなる半導体
装置において、上記絶縁膜の上の上記電極引き出し領域
の外周パタンの各辺と、上記第1領域のパタンの各辺と
が、少なくともその2辺において互いに平行で、かつマ
スク合わせ精度以上の精度で互いに等距離に形成され、
かつ、上記電極引き出し領域の上記等距離に形成された
辺の側面に、上記電極引き出し領域を形成する半導体の
金属化合物が形成されていることを特徴とする半導体装
置およびその製造方法。 - 【請求項2】上記半導体基板の表面の上記第1領域中に
形成された、上記第1導電形とは逆の第2導電形を有す
る第2領域を具備し、該第2領域のパタンの各辺と、上
記電極引き出し領域の外周のパタンの各辺とが、少なく
ともその2辺において互いに平行で、かつマスク合わせ
精度以上の精度で等距離に形成されていることを特徴と
する請求項1に記載の半導体装置およびその製造方法。 - 【請求項3】上記第1,第2領域がそれぞれバイポーラ
トランジスタのベース,エミッタであることを特徴とす
る請求項1もしくは請求項2に記載の半導体装置。 - 【請求項4】上記電極引き出し領域が多結晶シリコンか
らなることを特徴とする請求項1乃至請求項2記載の半
導体装置。 - 【請求項5】上記第1導電形、および第2導電形は、そ
れぞれp型,n型であることを特徴とする請求項1乃至
請求項4記載の半導体装置。 - 【請求項6】上記半導体の金属化合物が、タングステン
シリサイド,チタンシリサイド,タンタルシリサイド,
モリブデンシリサイド,ニッケルシリサイド,コバルト
シリサイド,銅シリサイド,白金シリサイド,パラジウ
ムシリサイド,ジルコニウムシリサイド,ハフニウムシ
リサイド,マンガンシリサイド,イリジウムシリサイド
,ロジウムシリサイド,バナジウムシリサイド,ニオブ
シリサイドのいずれかであることを特徴とする請求項1
乃至請求項5記載の半導体装置。 - 【請求項7】上記第2領域に接続する第2導電形の第3
領域を有し、上記第3領域と上記電極引き出し領域が絶
縁膜を介して上下に重なりあっていることを特徴とする
請求項1乃至請求項6に記載の半導体装置。 - 【請求項8】上記第3領域が多結晶シリコンからなるこ
とを特徴とする請求項1乃至請求項7に記載の半導体装
置。 - 【請求項9】上記半導体の金属化合物が、シリコン上に
金属を形成した後熱処理による反応で形成された膜であ
ることを特徴とする請求項1乃至請求項8に記載の半導
体装置。 - 【請求項10】上記電極引き出し領域に硼素が添加され
ていることを特徴とする請求項1乃至請求項9に記載の
半導体装置。 - 【請求項11】シリコン表面にのみ選択的にタングステ
ンを堆積する工程と、水素雰囲気中で700℃以上で加
熱する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項12】上記シリコン中に硼素が添加されている
ことを特徴とする請求項11に記載の半導体装置の製造
方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3151454A JPH04373133A (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
KR1019920010389A KR100258385B1 (ko) | 1991-06-24 | 1992-06-16 | 반도체 장치 |
US07/902,592 US5324983A (en) | 1991-06-24 | 1992-06-22 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3151454A JPH04373133A (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04373133A true JPH04373133A (ja) | 1992-12-25 |
Family
ID=15518929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3151454A Pending JPH04373133A (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5324983A (ja) |
JP (1) | JPH04373133A (ja) |
KR (1) | KR100258385B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08274109A (ja) * | 1994-10-28 | 1996-10-18 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 高周波バイポーラトランジスタ構体及びその製造方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5466615A (en) * | 1993-08-19 | 1995-11-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application |
US5593905A (en) * | 1995-02-23 | 1997-01-14 | Texas Instruments Incorporated | Method of forming stacked barrier-diffusion source and etch stop for double polysilicon BJT with patterned base link |
JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
US6114744A (en) * | 1997-03-14 | 2000-09-05 | Sanyo Electric Company | Semiconductor integration device and fabrication method of the same |
DE19958062C2 (de) * | 1999-12-02 | 2002-06-06 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors und Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit einem solchen Bipolartransistor |
US7151035B2 (en) * | 2002-04-16 | 2006-12-19 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
US11569357B2 (en) * | 2021-05-13 | 2023-01-31 | Nxp Usa, Inc. | Semiconductor device and method of making a semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
JPS561556A (en) * | 1979-06-18 | 1981-01-09 | Hitachi Ltd | Semiconductor device |
US4789885A (en) * | 1987-02-10 | 1988-12-06 | Texas Instruments Incorporated | Self-aligned silicide in a polysilicon self-aligned bipolar transistor |
US4949162A (en) * | 1987-06-05 | 1990-08-14 | Hitachi, Ltd. | Semiconductor integrated circuit with dummy pedestals |
JPS6489365A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Semiconductor device |
-
1991
- 1991-06-24 JP JP3151454A patent/JPH04373133A/ja active Pending
-
1992
- 1992-06-16 KR KR1019920010389A patent/KR100258385B1/ko not_active IP Right Cessation
- 1992-06-22 US US07/902,592 patent/US5324983A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08274109A (ja) * | 1994-10-28 | 1996-10-18 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 高周波バイポーラトランジスタ構体及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR930001468A (ko) | 1993-01-16 |
US5324983A (en) | 1994-06-28 |
KR100258385B1 (ko) | 2000-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH033389B2 (ja) | ||
JPS587840A (ja) | 半導体集積回路 | |
US4785342A (en) | Static random access memory having structure of first-, second- and third-level conductive films | |
JPH04373133A (ja) | 半導体装置 | |
JPS5856268B2 (ja) | 半導体装置の製造方法 | |
JP2587444B2 (ja) | Cmos技術を用いたバイポーラ・トランジスタとその製造方法 | |
JPS63261746A (ja) | バイポ−ラ型半導体集積回路装置の製造方法 | |
JP2592414B2 (ja) | バイポーラトランジスタ構造の製造方法 | |
JPS6134972A (ja) | バイポ−ラトランジスタ構造体 | |
GB2077495A (en) | V-mos field effect semiconductor device | |
JPH1012755A (ja) | BiCMOS型SRAM素子及びその製造方法 | |
KR100268634B1 (ko) | 미세패턴에 적합한 리이드도체를 갖는 soi구조의 반도체장치 | |
JPH10335344A (ja) | 自己整合型ダブルポリシリコンバイポーラトランジスタ及びその製造方法 | |
JPH0510827B2 (ja) | ||
JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
JPS58175847A (ja) | 半導体装置の製造方法 | |
KR100200924B1 (ko) | 활성 영역의 전기적 연결을 위한 반도체 장치의 제조방법 | |
JP2004311840A (ja) | 半導体装置およびその製造方法、光ピックアップ装置ならびに光通信装置 | |
JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
JP2001176977A (ja) | 半導体装置及びその製造方法 | |
JPH0475346A (ja) | 半導体装置の製造方法 | |
JPH07193026A (ja) | 半導体装置およびその製造方法 | |
JPS61237471A (ja) | 半導体集積回路装置及びその製造方法 | |
JPH0519810B2 (ja) | ||
JPH07142504A (ja) | バイポーラ型半導体集積回路装置及びその製造方法 |