JP3270151B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に集積回路で用いられるＳｉ能動領域の外部
への引出電極形成工程を含む半導体装置の製造方法に関
する。
に関し、特に集積回路で用いられるＳｉ能動領域の外部
への引出電極形成工程を含む半導体装置の製造方法に関
する。
【０００２】近年、情報処理装置の高機能化に伴って、
その中心部を形成する半導体集積回路の大規模化、高性
能化が一層追求されている。その中で集積回路素子に求
められる性能向上因子のひとつに高速化がある。
その中心部を形成する半導体集積回路の大規模化、高性
能化が一層追求されている。その中で集積回路素子に求
められる性能向上因子のひとつに高速化がある。
【０００３】高速化を達成するには、半導体素子そのも
のの動作速度を向上させると共に、引出電極の寄生抵抗
を低減させなければならない。
のの動作速度を向上させると共に、引出電極の寄生抵抗
を低減させなければならない。
【０００４】
【従来の技術】以下、Ｓｉバイポーラトランジスタを例
にとって説明する。バイポーラトランジスタの寄生抵抗
と寄生容量を低減するには、できるだけｐｎ接合面積を
小さくすると共に、低抵抗の素材による引出電極を形成
することが望ましい。
にとって説明する。バイポーラトランジスタの寄生抵抗
と寄生容量を低減するには、できるだけｐｎ接合面積を
小さくすると共に、低抵抗の素材による引出電極を形成
することが望ましい。
【０００５】最も低抵抗の素材は金属であるが、金属配
線を行なうと、以降の工程で熱処理を行なうことができ
ない。合金化や不純物拡散によって半導体素子の特性劣
化や金属配線の断線、洩電が生じるのを防止するためで
ある。
線を行なうと、以降の工程で熱処理を行なうことができ
ない。合金化や不純物拡散によって半導体素子の特性劣
化や金属配線の断線、洩電が生じるのを防止するためで
ある。
【０００６】金属に代わって高温処理に耐える配線材料
として用いられているのはシリサイドである。シリサイ
ドは、Ｓｉと金属との化合物であり、Ｓｉとのコンタク
ト特性は良好である。
として用いられているのはシリサイドである。シリサイ
ドは、Ｓｉと金属との化合物であり、Ｓｉとのコンタク
ト特性は良好である。
【０００７】また、金属シリサイドは、不純物を高濃度
にドープしたポリ（多結晶）Ｓｉに比べて比抵抗が約１
桁低く（シート抵抗で約１Ω／□）、耐熱性、耐薬品性
でＳｉに近い特性を持つため、デバイスプロセスへの整
合性が良く、自己整合化技術が利用できる等、大きな利
点を持つ。
にドープしたポリ（多結晶）Ｓｉに比べて比抵抗が約１
桁低く（シート抵抗で約１Ω／□）、耐熱性、耐薬品性
でＳｉに近い特性を持つため、デバイスプロセスへの整
合性が良く、自己整合化技術が利用できる等、大きな利
点を持つ。
【０００８】金属シリサイドを配線材料に用いる場合に
は、下地に不純物ドープのポリＳｉを用いるのが普通で
ある。これは、シリコン酸化膜との密着性を高めるため
等の理由による。
は、下地に不純物ドープのポリＳｉを用いるのが普通で
ある。これは、シリコン酸化膜との密着性を高めるため
等の理由による。
【０００９】金属シリサイドの下に、ポリＳｉが配置さ
れたいわゆるポリサイド構造は、ＣＭＯＳやバイポーラ
トランジスタのメタライゼーション材料に重用されてい
る。金属シリサイド／ポリＳｉ二重膜（ポリサイド膜）
による自己整合化バイポーラトランジスタの配線例を、
図４に示す。
れたいわゆるポリサイド構造は、ＣＭＯＳやバイポーラ
トランジスタのメタライゼーション材料に重用されてい
る。金属シリサイド／ポリＳｉ二重膜（ポリサイド膜）
による自己整合化バイポーラトランジスタの配線例を、
図４に示す。
【００１０】図４は、集積回路の一部を示す断面図であ
るが、図示したようにベース引出電極およびエミッタ引
出電極の配線がポリサイド膜で形成されている。ポリサ
イド膜は、たとえばＢドープポリＳｉ領域４７とＷＳｉ
2 層４８からなる。このようなバイポーラトランジスタ
は、大略以下のような工程で形成できる。
るが、図示したようにベース引出電極およびエミッタ引
出電極の配線がポリサイド膜で形成されている。ポリサ
イド膜は、たとえばＢドープポリＳｉ領域４７とＷＳｉ
2 層４８からなる。このようなバイポーラトランジスタ
は、大略以下のような工程で形成できる。
【００１１】ｐ型Ｓｉウエハ４１に、ｎ+ 型Ｓｉ層４２
を埋め込みコレクタ領域として選択拡散によって形成
し、さらにその上に、ｎ- 型Ｓｉ層４３をエピタキシャ
ル成長させる。選択熱酸化工程によってフィールド絶縁
層４４を形成し、表面から埋め込みコレクタ領域４２に
達するｎ+ 型領域を形成する。中央の能動領域上にＢド
ープポリＳｉ層４７、ＷＳｉ2 層４８を堆積する。
を埋め込みコレクタ領域として選択拡散によって形成
し、さらにその上に、ｎ- 型Ｓｉ層４３をエピタキシャ
ル成長させる。選択熱酸化工程によってフィールド絶縁
層４４を形成し、表面から埋め込みコレクタ領域４２に
達するｎ+ 型領域を形成する。中央の能動領域上にＢド
ープポリＳｉ層４７、ＷＳｉ2 層４８を堆積する。
【００１２】ポリＳｉ層４７、ＷＳｉ2 層４８をパター
ニング後、ＳｉＯ2 膜５０を堆積し、所定箇所にｎ- 型
Ｓｉ層４３表面まで貫通するスルーホールを設け、ｐ型
不純物、たとえばＢを打込み、ベース領域４５を選択形
成する。
ニング後、ＳｉＯ2 膜５０を堆積し、所定箇所にｎ- 型
Ｓｉ層４３表面まで貫通するスルーホールを設け、ｐ型
不純物、たとえばＢを打込み、ベース領域４５を選択形
成する。
【００１３】その後、表面上にＣＶＤによりＳｉＯ2 膜
を堆積し、異方性エッチングすることにより、側壁酸化
膜４９を残す。この側壁酸化膜がベース電極とエミッタ
電極を分離する。
を堆積し、異方性エッチングすることにより、側壁酸化
膜４９を残す。この側壁酸化膜がベース電極とエミッタ
電極を分離する。
【００１４】Ｓｉウエハ開口部を含む領域にポリＳｉ層
５１を堆積後、砒素をイオン打込みしてｎ型ポリＳｉ層
５１を形成し、パターニングする。熱処理を行なって不
純物拡散、不純物活性化を行なってベース領域４５、エ
ミッタ領域４６を形成する。
５１を堆積後、砒素をイオン打込みしてｎ型ポリＳｉ層
５１を形成し、パターニングする。熱処理を行なって不
純物拡散、不純物活性化を行なってベース領域４５、エ
ミッタ領域４６を形成する。
【００１５】次に、ベース引出電極用コンタクトホール
およびコレクタ電極用コンタクトホールの形成を行な
い、露出しているＳｉ表面上にＷ膜５２を成長する。各
Ｗ膜５２上にＡｌベース電極５３、Ａｌエミッタ電極５
４、Ａｌコレクタ電極５５を形成すれば図の構成が得ら
れる。
およびコレクタ電極用コンタクトホールの形成を行な
い、露出しているＳｉ表面上にＷ膜５２を成長する。各
Ｗ膜５２上にＡｌベース電極５３、Ａｌエミッタ電極５
４、Ａｌコレクタ電極５５を形成すれば図の構成が得ら
れる。
【００１６】
【発明が解決しようとする課題】図４に一例を示したポ
リサイド引出電極には、熱処理工程で生じる課題が残さ
れている。
リサイド引出電極には、熱処理工程で生じる課題が残さ
れている。
【００１７】すなわち、イオン打込みによるエミッタ領
域とベース領域の形成には熱処理は欠かすことができな
い。図４のｎ+ 型Ｓｉエミッタ領域４６は、Ａｓドープ
ポリＳｉ層５１からの砒素拡散によって、またｐ型Ｓｉ
ベース領域４５のうち外部ベース領域はＢドープポリＳ
ｉ層４７からの硼素拡散によって形成される。同時に、
この熱処理によって内部ベース領域に打ち込まれた硼素
が活性化する。
域とベース領域の形成には熱処理は欠かすことができな
い。図４のｎ+ 型Ｓｉエミッタ領域４６は、Ａｓドープ
ポリＳｉ層５１からの砒素拡散によって、またｐ型Ｓｉ
ベース領域４５のうち外部ベース領域はＢドープポリＳ
ｉ層４７からの硼素拡散によって形成される。同時に、
この熱処理によって内部ベース領域に打ち込まれた硼素
が活性化する。
【００１８】この熱処理を高温短時間、たとえば１０５
０〜１１５０℃で１〜２０秒間行なうと、前記拡散領域
は形成されるが、同時にＢドープポリＳｉ層４７の硼素
が上部のＷＳｉ2 層４８へ急速に移動する。これは、硼
素に対してＷＳｉ2 がＳｉに比べてはるかに大きな偏析
係数（ＷＳｉ中の不純物濃度がＳｉ中よりも高い）と大
きな拡散係数を有するためである。
０〜１１５０℃で１〜２０秒間行なうと、前記拡散領域
は形成されるが、同時にＢドープポリＳｉ層４７の硼素
が上部のＷＳｉ2 層４８へ急速に移動する。これは、硼
素に対してＷＳｉ2 がＳｉに比べてはるかに大きな偏析
係数（ＷＳｉ中の不純物濃度がＳｉ中よりも高い）と大
きな拡散係数を有するためである。
【００１９】この結果、ＢドープポリＳｉ層４７のＷＳ
ｉ2 ４８との界面領域で不純物濃度の低いポリＳｉ層が
形成される。この層の抵抗は非常に高いので、コンタク
ト抵抗が異常に高くなる。この現象は、予めＢドープポ
リＳｉ層４７の硼素濃度を高めておいても完全に防ぐこ
とはできない。
ｉ2 ４８との界面領域で不純物濃度の低いポリＳｉ層が
形成される。この層の抵抗は非常に高いので、コンタク
ト抵抗が異常に高くなる。この現象は、予めＢドープポ
リＳｉ層４７の硼素濃度を高めておいても完全に防ぐこ
とはできない。
【００２０】一方、熱処理を低温長時間、たとえば９０
０℃３０分間行なって、エミッタ・ベース領域を形成す
ることもできる。しかし、低温熱処理では、Ｓｉ表面に
形成された自然酸化膜を消失させることができない。す
なわち、ポリＳｉ層４７を堆積させる直前のＳｉウエハ
表面には約１０Ａの自然酸化膜が残っている。
０℃３０分間行なって、エミッタ・ベース領域を形成す
ることもできる。しかし、低温熱処理では、Ｓｉ表面に
形成された自然酸化膜を消失させることができない。す
なわち、ポリＳｉ層４７を堆積させる直前のＳｉウエハ
表面には約１０Ａの自然酸化膜が残っている。
【００２１】この熱酸化膜は、約１０５０℃以上の温度
に加熱すると、Ｓｉウエハ内、あるいはポリＳｉ層４７
内に吸収させることができるが、これ以下の温度では吸
収できない。残存ＳｉＯ2 膜は、エミッタ・ベース領域
のコンタクト抵抗を高めるので、トランジスタの特性は
低下する。
に加熱すると、Ｓｉウエハ内、あるいはポリＳｉ層４７
内に吸収させることができるが、これ以下の温度では吸
収できない。残存ＳｉＯ2 膜は、エミッタ・ベース領域
のコンタクト抵抗を高めるので、トランジスタの特性は
低下する。
【００２２】また、低温熱処理の場合、ＢドープポリＳ
ｉ層４７およびＡｓドープポリＳｉ層５１のドーパント
の活性度が低く、十分低抵抗化できないため、引出電極
の抵抗値も高くなる。
ｉ層４７およびＡｓドープポリＳｉ層５１のドーパント
の活性度が低く、十分低抵抗化できないため、引出電極
の抵抗値も高くなる。
【００２３】以上の理由により、従来の不純物ドープポ
リＳｉ層およびポリサイド層電極は、熱処理工程で問題
を残していた。本発明の目的は、熱処理工程で、コンタ
クト抵抗の増大する危険性の少ない引出電極形成工程を
含む半導体装置の製造方法を提供することである。
リＳｉ層およびポリサイド層電極は、熱処理工程で問題
を残していた。本発明の目的は、熱処理工程で、コンタ
クト抵抗の増大する危険性の少ない引出電極形成工程を
含む半導体装置の製造方法を提供することである。
【００２４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に不純物ドープの第１の半導体
層（２）を形成する工程と、 該不純物ドープの第１の
半導体層（２）上に所定の材料で形成されたダミー層
（３）を形成する工程と、前記ダミー層（３）と前記第
１の半導体層（２）をパターニングする工程と、前記ダ
ミー層（３）、第１の半導体層のパターンを覆って第２
の絶縁膜（４）を形成する工程と、前記第２の絶縁膜
（４）を選択的にエッチして開口部を形成し、前記ダミ
ー層（３）を露出する工程と、前記開口部を介して前記
ダミー層（３）を前記第１の半導体層（２）及び前記第
２の絶縁膜（４）に対して選択的にエッチングして前記
第２の絶縁膜（４）の下に空洞を形成し、前記第１の半
導体層（２）を露出する工程と、前記開口部から前記第
１の半導体層（２）上に金属導電層（５）を堆積し、前
記空洞内にも金属導電層（５）を埋め込む工程とを含
む。
造方法は、半導体基板上に不純物ドープの第１の半導体
層（２）を形成する工程と、 該不純物ドープの第１の
半導体層（２）上に所定の材料で形成されたダミー層
（３）を形成する工程と、前記ダミー層（３）と前記第
１の半導体層（２）をパターニングする工程と、前記ダ
ミー層（３）、第１の半導体層のパターンを覆って第２
の絶縁膜（４）を形成する工程と、前記第２の絶縁膜
（４）を選択的にエッチして開口部を形成し、前記ダミ
ー層（３）を露出する工程と、前記開口部を介して前記
ダミー層（３）を前記第１の半導体層（２）及び前記第
２の絶縁膜（４）に対して選択的にエッチングして前記
第２の絶縁膜（４）の下に空洞を形成し、前記第１の半
導体層（２）を露出する工程と、前記開口部から前記第
１の半導体層（２）上に金属導電層（５）を堆積し、前
記空洞内にも金属導電層（５）を埋め込む工程とを含
む。
【００２５】
【作用】金属導電層堆積前に高温熱処理を行えば、高温
熱処理工程によって不都合を生じさせることなく、不純
物ドープポリＳｉ層（第１の半導体層）の活性化やＳｉ
能動領域（半導体基板）への不純物拡散等を行なうこと
ができる。
熱処理工程によって不都合を生じさせることなく、不純
物ドープポリＳｉ層（第１の半導体層）の活性化やＳｉ
能動領域（半導体基板）への不純物拡散等を行なうこと
ができる。
【００２６】ポリＳｉ層とＳｉウエハが接触する場合、
この工程によってポリＳｉ層とＳｉウエハ界面のＳｉＯ
2 は界面から内部へ吸収されるため、コンタクト抵抗が
高くなることはない。
この工程によってポリＳｉ層とＳｉウエハ界面のＳｉＯ
2 は界面から内部へ吸収されるため、コンタクト抵抗が
高くなることはない。
【００２７】高温処理工程は、ポリＳｉ層と金属が接触
していない段階で行なわれるため、合金化や不純物吸い
込み現象は生じない。ダミー層のエッチングの結果、ポ
リＳｉ層が広い面積で露出する。入り口の孔径は小さい
が、ＣＶＤでの熱分解反応等を利用すれば、容易に金属
導電層を内奥部まで埋め込むことができる。この結果、
引出電極の抵抗を低くすることができる。
していない段階で行なわれるため、合金化や不純物吸い
込み現象は生じない。ダミー層のエッチングの結果、ポ
リＳｉ層が広い面積で露出する。入り口の孔径は小さい
が、ＣＶＤでの熱分解反応等を利用すれば、容易に金属
導電層を内奥部まで埋め込むことができる。この結果、
引出電極の抵抗を低くすることができる。
【００２８】以下、本発明を実施例に基づき、より詳し
く述べる。
く述べる。
【００２９】
【実施例】図１〜３は、実施例によるバイポーラトラン
ジスタ製造工程を示す断面図である。
ジスタ製造工程を示す断面図である。
【００３０】図１（Ａ）は基板準備工程を示す。ｐ型Ｓ
ｉ基板の素子形成領域にｎ+ 型Ｓｉ拡散領域９を形成す
る。次に、厚さ約１μｍのｎ- 型Ｓｉエピタキシャル層
８を形成する。さらに、マスクを用いた選択熱酸化技術
により厚さ約５０００Ａの素子間分離絶縁用の第１の絶
縁層（フィールド酸化膜）１を形成する。
ｉ基板の素子形成領域にｎ+ 型Ｓｉ拡散領域９を形成す
る。次に、厚さ約１μｍのｎ- 型Ｓｉエピタキシャル層
８を形成する。さらに、マスクを用いた選択熱酸化技術
により厚さ約５０００Ａの素子間分離絶縁用の第１の絶
縁層（フィールド酸化膜）１を形成する。
【００３１】さらに、コレクタ開口領域（図１（Ａ）左
端領域）にドナー不純物、たとえば燐を高濃度拡散し、
ｎ+ 型Ｓｉによるコレクタコンタクト領域を形成する。
このようにして、Ｓｉ基板１０を準備する。
端領域）にドナー不純物、たとえば燐を高濃度拡散し、
ｎ+ 型Ｓｉによるコレクタコンタクト領域を形成する。
このようにして、Ｓｉ基板１０を準備する。
【００３２】次に、図１（Ｂ）で示すように、厚さ約１
５００ＡのＢドープポリＳｉ層からなる不純物ドープポ
リＳｉ層２、および厚さ約１５００ＡのＳｉ3 Ｎ4 層か
らなるダミー層３を連続的にＣＶＤ法等で堆積させる。
不要領域のＢドープポリＳｉ層２およびＳｉ3 Ｎ4 のダ
ミー層３は、通常のホトリソグラフィとエッチングによ
るパターニングを行なって除去する。
５００ＡのＢドープポリＳｉ層からなる不純物ドープポ
リＳｉ層２、および厚さ約１５００ＡのＳｉ3 Ｎ4 層か
らなるダミー層３を連続的にＣＶＤ法等で堆積させる。
不要領域のＢドープポリＳｉ層２およびＳｉ3 Ｎ4 のダ
ミー層３は、通常のホトリソグラフィとエッチングによ
るパターニングを行なって除去する。
【００３３】次に、第１図（Ｃ）で示すように、この上
にＣＶＤによるＳｉＯ2 層等の第２の絶縁層４を約３０
００Ａの厚さに堆積する。その上で通常のホトリソグラ
フィとエッチングの技術を用いて、エミッタ・ベース形
成領域をパターニングする。すなわち、所定領域にＳｉ
基板１０の表面に到達する開口部を設ける。
にＣＶＤによるＳｉＯ2 層等の第２の絶縁層４を約３０
００Ａの厚さに堆積する。その上で通常のホトリソグラ
フィとエッチングの技術を用いて、エミッタ・ベース形
成領域をパターニングする。すなわち、所定領域にＳｉ
基板１０の表面に到達する開口部を設ける。
【００３４】次に、まず開口部に熱酸化法により厚さ１
００〜３００ＡのＳｉＯ2 膜を形成後、その上から硼素
のイオン注入を行なう。イオン注入条件は、加速電圧１
０ＫｅＶ、〔Ｂ+ 〕＝３×１０13 ｃｍ-2である。
００〜３００ＡのＳｉＯ2 膜を形成後、その上から硼素
のイオン注入を行なう。イオン注入条件は、加速電圧１
０ＫｅＶ、〔Ｂ+ 〕＝３×１０13 ｃｍ-2である。
【００３５】その後、図２（Ａ）に示すように、ＣＶＤ
により厚さ約２０００ＡのＳｉＯ2膜１３を堆積する。
ＳｉＯ2 膜１３堆積後、異方性ドライエッチングを用い
て開口部側壁のみにＳｉＯ2 膜１３を残し、平坦部上の
ＳｉＯ2 膜１３を除去する。露出したＳｉ表面を覆うよ
うに、ＣＶＤによって厚さ約１０００ＡのポリＳｉ層７
を堆積する。
により厚さ約２０００ＡのＳｉＯ2膜１３を堆積する。
ＳｉＯ2 膜１３堆積後、異方性ドライエッチングを用い
て開口部側壁のみにＳｉＯ2 膜１３を残し、平坦部上の
ＳｉＯ2 膜１３を除去する。露出したＳｉ表面を覆うよ
うに、ＣＶＤによって厚さ約１０００ＡのポリＳｉ層７
を堆積する。
【００３６】次に、砒素のイオン注入を行なってポリＳ
ｉ層７にドーピングをする。イオン注入条件は、加速電
圧４０ＫｅＶ、ドーズ量１×１０16ｃｍ-2とする。ドー
プ後、ポリＳｉ層７をパターニングし、図２（Ａ）で示
すように、必要箇所のみにポリＳｉ層７を残す。
ｉ層７にドーピングをする。イオン注入条件は、加速電
圧４０ＫｅＶ、ドーズ量１×１０16ｃｍ-2とする。ドー
プ後、ポリＳｉ層７をパターニングし、図２（Ａ）で示
すように、必要箇所のみにポリＳｉ層７を残す。
【００３７】次に、図２（Ｂ）で示すように、ベース電
極用開口部６を形成する。ホトリソグラフィと選択エッ
チングの技術を用い、少なくともポリＳｉ層２上の第２
の絶縁層４を貫通する開口部６を形成する。ダミー層３
も除去しても構わないが、ポリＳｉ層２の少なくとも一
部は残す。図では、エッチングストッパ層を不純物ドー
プポリＳｉ層２としているが、ダミー層３であるＳｉ3
Ｎ4 層をストッパとしてもよい。
極用開口部６を形成する。ホトリソグラフィと選択エッ
チングの技術を用い、少なくともポリＳｉ層２上の第２
の絶縁層４を貫通する開口部６を形成する。ダミー層３
も除去しても構わないが、ポリＳｉ層２の少なくとも一
部は残す。図では、エッチングストッパ層を不純物ドー
プポリＳｉ層２としているが、ダミー層３であるＳｉ3
Ｎ4 層をストッパとしてもよい。
【００３８】次に、図２（Ｃ）で示すように、ダミー層
３の選択エッチングを行なう。本実施例の場合、ダミー
層３は、Ｓｉ3 Ｎ4 層であるので、熱燐酸を用いればよ
いが、他の材料で形成されていれば該材料の選択エッチ
ング液を用いればよいことは自明であろう。ダミー層３
は、ポリＳｉ層２や絶縁層１、４と異なるエッチング特
性を有することが必要である。
３の選択エッチングを行なう。本実施例の場合、ダミー
層３は、Ｓｉ3 Ｎ4 層であるので、熱燐酸を用いればよ
いが、他の材料で形成されていれば該材料の選択エッチ
ング液を用いればよいことは自明であろう。ダミー層３
は、ポリＳｉ層２や絶縁層１、４と異なるエッチング特
性を有することが必要である。
【００３９】熱燐酸中に浸漬すると、ポリＳｉ層やＳｉ
Ｏ2 層はエッチング速度が小さく、Ｓｉ3 Ｎ4 層が選択
的に除去されて図示したように空洞ができる。なお、エ
ッチングは必ずしも空洞の最も奥まで、すなわち側壁用
ＳｉＯ2 膜１３まで達しなくてもよい。若干Ｓｉ3 Ｎ4
層が残存していてもよい。
Ｏ2 層はエッチング速度が小さく、Ｓｉ3 Ｎ4 層が選択
的に除去されて図示したように空洞ができる。なお、エ
ッチングは必ずしも空洞の最も奥まで、すなわち側壁用
ＳｉＯ2 膜１３まで達しなくてもよい。若干Ｓｉ3 Ｎ4
層が残存していてもよい。
【００４０】その後、高温熱処理を行なう。熱処理条件
はたとえば１１００℃で数秒間とする。この結果、図示
したように、イオン注入された硼素が活性化して内部ベ
ース領域が形成されると同時に、不純物ドープしたポリ
Ｓｉ層から不純物が拡散してそれぞれ能動領域が形成さ
れる。
はたとえば１１００℃で数秒間とする。この結果、図示
したように、イオン注入された硼素が活性化して内部ベ
ース領域が形成されると同時に、不純物ドープしたポリ
Ｓｉ層から不純物が拡散してそれぞれ能動領域が形成さ
れる。
【００４１】すなわち、ＢドープポリＳｉ層２から硼素
が拡散して外部ベース領域（ｐ領域）１１が形成され、
またＡｓドープポリＳｉ層７から砒素が拡散してｎ+ 型
Ｓｉからなるエミッタ領域１２が形成される。
が拡散して外部ベース領域（ｐ領域）１１が形成され、
またＡｓドープポリＳｉ層７から砒素が拡散してｎ+ 型
Ｓｉからなるエミッタ領域１２が形成される。
【００４２】次に、図３（Ａ）で示すように、金属導電
層５を形成する。たとえば、Ｗを減圧ＣＶＤ法を用いて
化合物からの熱分解により堆積する。この場合、ＷはＳ
ｉ上には成長するが、絶縁物（この場合はＳｉＯ2 ）上
には成長しない性質があり、しかもまわり込み成長状態
がきわめて良好である。このために、図２（Ｃ）で示し
た工程によって形成されたＳｉ3 Ｎ4 のエッチング孔
（空洞）は、Ｗで埋め込まれる。
層５を形成する。たとえば、Ｗを減圧ＣＶＤ法を用いて
化合物からの熱分解により堆積する。この場合、ＷはＳ
ｉ上には成長するが、絶縁物（この場合はＳｉＯ2 ）上
には成長しない性質があり、しかもまわり込み成長状態
がきわめて良好である。このために、図２（Ｃ）で示し
た工程によって形成されたＳｉ3 Ｎ4 のエッチング孔
（空洞）は、Ｗで埋め込まれる。
【００４３】Ｗは、ベース電極用開口部６だけでなく、
エミッタ部のポリＳｉ層７およびコレクタ部のｎ+ 型Ｓ
ｉ上にも堆積してそれぞれの引出電極となる。したがっ
て、エミッタ抵抗の低減およびコレクタ部平坦化に寄与
できる。ベース引出電極の抵抗は、シリサイドを用いた
場合に比べて約１桁低下する。
エミッタ部のポリＳｉ層７およびコレクタ部のｎ+ 型Ｓ
ｉ上にも堆積してそれぞれの引出電極となる。したがっ
て、エミッタ抵抗の低減およびコレクタ部平坦化に寄与
できる。ベース引出電極の抵抗は、シリサイドを用いた
場合に比べて約１桁低下する。
【００４４】図３（Ｂ）は、図３（Ａ）と同じＷの埋込
成長工程を示すが、前記したように、図２（Ｃ）の工程
でＳｉ3 Ｎ4 層が完全にエッチオフされず、残った場合
の状況を示す。
成長工程を示すが、前記したように、図２（Ｃ）の工程
でＳｉ3 Ｎ4 層が完全にエッチオフされず、残った場合
の状況を示す。
【００４５】図３（Ａ）の場合に比べて、若干ベース引
出電極の抵抗値は高まるが、従来のシリサイド（ＷＳｉ
2 ）を用いた場合に比べて１桁近く低抵抗になる。ま
た、エッチングは完全に行なわれたが、Ｗの堆積が完全
ではなく、図３（Ｂ）のＳｉ3Ｎ4 層３の部分が空洞と
なった場合でも同じことがいえる。
出電極の抵抗値は高まるが、従来のシリサイド（ＷＳｉ
2 ）を用いた場合に比べて１桁近く低抵抗になる。ま
た、エッチングは完全に行なわれたが、Ｗの堆積が完全
ではなく、図３（Ｂ）のＳｉ3Ｎ4 層３の部分が空洞と
なった場合でも同じことがいえる。
【００４６】また、上記実施例では、Ｗの選択成長を用
いたが、必ずしも選択成長である必要はなく、後で不要
部分をレジストマスクによりエッチング除去する工程を
加えればブランケットＷ成長であっても良い。
いたが、必ずしも選択成長である必要はなく、後で不要
部分をレジストマスクによりエッチング除去する工程を
加えればブランケットＷ成長であっても良い。
【００４７】最後に、図３（Ｃ）で示すように、Ａｌ蒸
着によって各電極、すなわちＡｌベース電極１４、Ａｌ
エミッタ電極１５、Ａｌコレクタ電極１６を形成すれ
ば、バイポーラトランジスタが集積回路素子の一部とし
て得られる。
着によって各電極、すなわちＡｌベース電極１４、Ａｌ
エミッタ電極１５、Ａｌコレクタ電極１６を形成すれ
ば、バイポーラトランジスタが集積回路素子の一部とし
て得られる。
【００４８】以上の実施例では、第１、第２の絶縁層
１、４としてＳｉＯ2 、ダミー層３としてＳｉ3 Ｎ4 を
用いたが、その逆の組合せとすることも可能である。こ
の場合、ダミー層３の選択エッチング液はＮＨ4 Ｆ、Ｈ
Ｆ等とすればよい。
１、４としてＳｉＯ2 、ダミー層３としてＳｉ3 Ｎ4 を
用いたが、その逆の組合せとすることも可能である。こ
の場合、ダミー層３の選択エッチング液はＮＨ4 Ｆ、Ｈ
Ｆ等とすればよい。
【００４９】さらに、第１、第２の絶縁層１、４として
ＳｉＯ2 、ダミー層３としてＰＳＧ（ポリＳｉがｎ型の
場合）やＢＰＳＧまたはＢＳＧ（ｐ型の場合）等を用い
ることもできる。ＨＦ系エッチング液を用いると、これ
ら材料のエッチング速度は、不純物を含まないＳｉＯ2
に比べて１０〜１００倍も大きい。
ＳｉＯ2 、ダミー層３としてＰＳＧ（ポリＳｉがｎ型の
場合）やＢＰＳＧまたはＢＳＧ（ｐ型の場合）等を用い
ることもできる。ＨＦ系エッチング液を用いると、これ
ら材料のエッチング速度は、不純物を含まないＳｉＯ2
に比べて１０〜１００倍も大きい。
【００５０】また、金属導電層５は、Ｗで形成する他、
Ｍｏ、Ｔｉ、Ｃｒ、Ｐｔ、Ｔａ、Ａｕ、Ｎｉ、Ａｌ等で
形成することもできる。能動領域、すなわちベースおよ
びエミッタ領域形成のための高温熱処理は上記実施例の
場合、図２（Ｃ）のダミー層３の選択エッチング後に行
なった。しかし、この熱処理はポリＳｉ層２、７に不純
物がドープされた後で金属導電層形成前ならいつでも行
なうことができる。
Ｍｏ、Ｔｉ、Ｃｒ、Ｐｔ、Ｔａ、Ａｕ、Ｎｉ、Ａｌ等で
形成することもできる。能動領域、すなわちベースおよ
びエミッタ領域形成のための高温熱処理は上記実施例の
場合、図２（Ｃ）のダミー層３の選択エッチング後に行
なった。しかし、この熱処理はポリＳｉ層２、７に不純
物がドープされた後で金属導電層形成前ならいつでも行
なうことができる。
【００５１】たとえば、図２（Ａ）または（Ｂ）の工程
後に、一度行なえば図２（Ｃ）の工程で行なう必要はな
い。本発明はもちろん、バイポーラトランジスタ以外の
デバイス、たとえばＣＭＯＳ等の製造に適用できる。ポ
リ電極を用いるものであれば、Ｓｉ以外の半導体装置に
も適用できる。
後に、一度行なえば図２（Ｃ）の工程で行なう必要はな
い。本発明はもちろん、バイポーラトランジスタ以外の
デバイス、たとえばＣＭＯＳ等の製造に適用できる。ポ
リ電極を用いるものであれば、Ｓｉ以外の半導体装置に
も適用できる。
【００５２】図５、図６、図７に、本発明の他の実施例
による半導体装置の製造方法を示す。図５（Ａ）に示す
ように、ｐ型Ｓｉ基板２０表面上に、選択的にｎ+ 型埋
め込みコレクタ領域９を形成し、その上にｎ- 型エピタ
キシャル層８を成長する。その後、表面上に局所酸化
（ＬＯＣＯＳ）によりフィールド酸化膜１を形成する。
さらに、コレクタコンタクト領域にｎ型不純物を拡散
し、ｎ+ 型埋め込みコレクタ層９に達するｎ+ 型拡散領
域２１を形成する。
による半導体装置の製造方法を示す。図５（Ａ）に示す
ように、ｐ型Ｓｉ基板２０表面上に、選択的にｎ+ 型埋
め込みコレクタ領域９を形成し、その上にｎ- 型エピタ
キシャル層８を成長する。その後、表面上に局所酸化
（ＬＯＣＯＳ）によりフィールド酸化膜１を形成する。
さらに、コレクタコンタクト領域にｎ型不純物を拡散
し、ｎ+ 型埋め込みコレクタ層９に達するｎ+ 型拡散領
域２１を形成する。
【００５３】図５（Ｂ）に示すように、表面上に化学気
相堆積により、厚さ約１０００ÅのＣＶＤＳｉＯ2 膜２
３を形成し、さらにその上にボロンをドープした多結晶
Ｓｉ層２、厚さ約１５００ÅのＳｉ3 Ｎ4 層３を堆積す
る。その後、ホトリソグラフィを用いたパターニングを
行ない、図示のようにＳｉ3 Ｎ4 層３、多結晶Ｓｉ層
２、ＣＶＤＳｉＯ2 膜２３をパターニングする。
相堆積により、厚さ約１０００ÅのＣＶＤＳｉＯ2 膜２
３を形成し、さらにその上にボロンをドープした多結晶
Ｓｉ層２、厚さ約１５００ÅのＳｉ3 Ｎ4 層３を堆積す
る。その後、ホトリソグラフィを用いたパターニングを
行ない、図示のようにＳｉ3 Ｎ4 層３、多結晶Ｓｉ層
２、ＣＶＤＳｉＯ2 膜２３をパターニングする。
【００５４】図５（Ｃ）に示すように、表面上に厚さ約
３０００ÅのＳｉＯ2 層４をＣＶＤによって堆積し、ホ
トリソグラフィを用いてパターニングする。このＳｉＯ
2 層４は、先に形成したＳｉ3 Ｎ4 層３、多結晶Ｓｉ層
２を包み込むものとする。
３０００ÅのＳｉＯ2 層４をＣＶＤによって堆積し、ホ
トリソグラフィを用いてパターニングする。このＳｉＯ
2 層４は、先に形成したＳｉ3 Ｎ4 層３、多結晶Ｓｉ層
２を包み込むものとする。
【００５５】図６（Ａ）に示すように、ＳｉＯ2 層４、
Ｓｉ3 Ｎ4 層３、多結晶Ｓｉ層２の積層構造に、ホトリ
ソグラフィにより開口２５を形成し、ｎ- 型エピタキシ
ャル層８の表面を露出する。ここで、ｎ+ 型エピタキシ
ャル層８にｐ型不純物をイオン注入し、ベース領域を形
成する。
Ｓｉ3 Ｎ4 層３、多結晶Ｓｉ層２の積層構造に、ホトリ
ソグラフィにより開口２５を形成し、ｎ- 型エピタキシ
ャル層８の表面を露出する。ここで、ｎ+ 型エピタキシ
ャル層８にｐ型不純物をイオン注入し、ベース領域を形
成する。
【００５６】図６（Ｂ）に示すように、表面に厚さ約１
０００ÅのＢドープの多結晶Ｓｉ層２７をＣＶＤにより
堆積し、レジスト層をスピン塗布し、凹部を埋め込み、
表面からエッチバックし、レジスト層に埋め込まれたあ
る深さ以下の多結晶Ｓｉ層２７を残して残りを除去す
る。
０００ÅのＢドープの多結晶Ｓｉ層２７をＣＶＤにより
堆積し、レジスト層をスピン塗布し、凹部を埋め込み、
表面からエッチバックし、レジスト層に埋め込まれたあ
る深さ以下の多結晶Ｓｉ層２７を残して残りを除去す
る。
【００５７】その後、ホトレジスト層を除去し、さらに
多結晶Ｓｉ層を異方性エッチングし、平坦部上の多結晶
Ｓｉ層２７を除去する。このようにして、図６（Ｂ）に
示すような構造を得る。
多結晶Ｓｉ層を異方性エッチングし、平坦部上の多結晶
Ｓｉ層２７を除去する。このようにして、図６（Ｂ）に
示すような構造を得る。
【００５８】図６（Ｃ）に示すように、さらに表面上に
厚さ約３０００ÅのＳｉＯ2 層２９をＣＶＤにより堆積
し、異方性イオンエッチング（ＲＩＥ）を行うことによ
り、側壁上のＳｉＯ2 層２９を残して他を除去する。
厚さ約３０００ÅのＳｉＯ2 層２９をＣＶＤにより堆積
し、異方性イオンエッチング（ＲＩＥ）を行うことによ
り、側壁上のＳｉＯ2 層２９を残して他を除去する。
【００５９】さらに、図７（Ａ）に示すように、厚さ約
１０００Åの多結晶Ｓｉ層３１を堆積し、Ａｓ+ イオン
を加速エネルギ約４０ＫｅＶ、ドース量１×１０16イオ
ン注入し、ｎ+ 型多結晶Ｓｉ層３１を形成する。この多
結晶Ｓｉ層３１をパターニングした後、ＳｉＯ2 層４の
選択エッチを行ない、開口３３を形成する。この開口３
３は、ベース電極取出し領域を画定する。
１０００Åの多結晶Ｓｉ層３１を堆積し、Ａｓ+ イオン
を加速エネルギ約４０ＫｅＶ、ドース量１×１０16イオ
ン注入し、ｎ+ 型多結晶Ｓｉ層３１を形成する。この多
結晶Ｓｉ層３１をパターニングした後、ＳｉＯ2 層４の
選択エッチを行ない、開口３３を形成する。この開口３
３は、ベース電極取出し領域を画定する。
【００６０】この状態で高温熱処理を行えば、ｎ+ 型多
結晶Ｓｉ層３１からｎ型不純物がｎ - 型エピタキシャル
層８内に拡散し、エミッタ領域が形成されると共に、ｐ
+ 型多結晶Ｓｉ層２７からｐ型不純物が拡散し、外部ベ
ース領域へのコンタクト領域を形成する。
結晶Ｓｉ層３１からｎ型不純物がｎ - 型エピタキシャル
層８内に拡散し、エミッタ領域が形成されると共に、ｐ
+ 型多結晶Ｓｉ層２７からｐ型不純物が拡散し、外部ベ
ース領域へのコンタクト領域を形成する。
【００６１】その後、図７（Ｂ）に示すように、熱燐酸
によるボイルを行って開口３３からＳｉ3 Ｎ4 膜３をエ
ッチングで除去し、ＳｉＯ2 層４下に空洞を形成する。
次に、図７（Ｃ）に示すように、Ｗの選択成長を行うこ
とにより、露出した多結晶Ｓｉ層２表面上にＷ層５を成
長する。なお、同時に多結晶Ｓｉ層３１上にもＷ層５が
成長する。
によるボイルを行って開口３３からＳｉ3 Ｎ4 膜３をエ
ッチングで除去し、ＳｉＯ2 層４下に空洞を形成する。
次に、図７（Ｃ）に示すように、Ｗの選択成長を行うこ
とにより、露出した多結晶Ｓｉ層２表面上にＷ層５を成
長する。なお、同時に多結晶Ｓｉ層３１上にもＷ層５が
成長する。
【００６２】このＷ選択成長においては、高温熱処理を
避けることができるため、多結晶Ｓｉ層２からのボロン
の吸い上げを防止することができる。以上実施例に沿っ
て本発明を説明したが、本発明はこれらに制限されるも
のではない。たとえば、種々の変更、改良、組み合わせ
等が可能なことは当業者に自明であろう。
避けることができるため、多結晶Ｓｉ層２からのボロン
の吸い上げを防止することができる。以上実施例に沿っ
て本発明を説明したが、本発明はこれらに制限されるも
のではない。たとえば、種々の変更、改良、組み合わせ
等が可能なことは当業者に自明であろう。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
コンタクト不良の発生が少なく、また引出電極の寄生抵
抗の低減をはかることができる。
コンタクト不良の発生が少なく、また引出電極の寄生抵
抗の低減をはかることができる。
【００６４】本発明の製造方法は、複雑な工程の増加を
伴わないので、実質的コストアップになることは少な
い。信頼性の高い、高性能の集積回路用半導体装置の製
造方法が可能となる。
伴わないので、実質的コストアップになることは少な
い。信頼性の高い、高性能の集積回路用半導体装置の製
造方法が可能となる。
【図１】実施例によるバイポーラトランジスタの製造方
法の一部を示す断面図である。
法の一部を示す断面図である。
【図２】実施例によるバイポーラトランジスタの製造方
法の一部を示す断面図である。
法の一部を示す断面図である。
【図３】実施例によるバイポーラトランジスタの製造方
法の一部を示す断面図である。
法の一部を示す断面図である。
【図４】従来例によるバイポーラトランジスタの構造を
示す断面図である。
示す断面図である。
【図５】本発明の他の実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図６】本発明の他の実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図７】本発明の他の実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
１ 第１の絶縁層 ２ 不純物ドープポリＳｉ層 ３ ダミー層 ４ 第２の絶縁層 ５ 金属導電層 ６ ベース電極用開口部 ７ ポリＳｉ層 ８ ｎ- 型Ｓｉエピタキシャル層 ９ ｎ+ 型Ｓｉ拡散領域 １０ Ｓｉ基板 １１ ベース領域 １２ エミッタ領域 １３ ＳｉＯ2 膜 １４ Ａｌベース電極 １５ Ａｌエミッタ電極 １６ Ａｌコレクタ電極 ４１ ｐ型Ｓｉウエハ ４２ ｎ+ 型Ｓｉ層 ４３ ｎ- 型Ｓｉ層 ４４ フィールド絶縁層 ４５ ベース領域 ４６ ｎ+ 型Ｓｉエミッタ領域 ４７ ＢドープポリＳｉ領域 ４８ ＷＳｉ2 層 ４９ 熱酸化膜（ＳｉＯ2 膜） ５０ ＳｉＯ2 膜 ５１ ポリＳｉ層 ５２ Ｗ層 ５３ Ａｌベース電極 ５４ Ａｌエミッタ電極 ５５ Ａｌコレクタ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 21/33 - 21/331 H01L 29/40 - 29/51 H01L 29/68 - 29/737 H01L 29/872
Claims (5)
- 【請求項１】 半導体基板上に不純物ドープの第１の半
導体層（２）を形成する工程と、 該不純物ドープの第１の半導体層（２）上に所定の材料
で形成されたダミー層（３）を形成する工程と、 前記ダミー層（３）と前記第１の半導体層（２）をパタ
ーニングする工程と、 前記ダミー層（３）、第１の半導体層のパターンを覆っ
て第２の絶縁膜（４）を形成する工程と、 前記第２の絶縁膜（４）を選択的にエッチして開口部を
形成し、前記ダミー層（３）を露出する工程と、 前記開口部を介して前記ダミー層（３）を前記第１の半
導体層（２）及び前記第２の絶縁膜（４）に対して選択
的にエッチングして前記第２の絶縁膜（４）の下に空洞
を形成し、前記第１の半導体層（２）を露出する工程
と、 前記開口部から前記第１の半導体層（２）上に金属導電
層（５）を堆積し、前記空洞内にも金属導電層（５）を
埋め込む工程とを含む半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１の絶縁層（１）によ
って画定された能動領域を準備する工程と、 前記能動領域の半導体基板上に不純物ドープの第１の半
導体層（２）を形成する工程と、 該不純物ドープの第１の半導体層（２）上に所定の材料
で形成されたダミー層（３）を形成する工程と、 前記ダミー層（３）と前記第１の半導体層（２）をパタ
ーニングし、前記能動領域から前記第１の絶縁層（１）
上に延在するパターンを形成する工程と、 前記ダミー層（３）、第１の半導体層のパターンを覆っ
て第２の絶縁層（４）を形成する工程と、 前記第２の絶縁層（４）を選択的にエッチして開口部を
形成し、前記ダミー層（３）を露出する工程と、 前記開口部を介して前記ダミー層（３）を前記第１の半
導体層（２）及び前記第２の絶縁膜（４）に対して選択
的にエッチングして前記第２の絶縁膜（４）の下に空洞
を形成し、前記第１の半導体層（２）を露出する工程
と、 前記開口部から前記第１の半導体層（２）上に金属導電
層（５）を堆積し、前記空洞内にも金属導電層（５）を
埋め込む工程とを含む半導体装置の製造方法。 - 【請求項３】 さらに、前記第２の絶縁層（４）、ダミ
ー層（３）、第１の半導体層（２）を貫通し、Ｓｉ能動
領域を露出する開口を形成する工程と、 開口の側壁上に側壁絶縁膜を形成する工程と、 側壁絶縁膜を備えた開口に不純物ドープの他のポリＳｉ
層（７）を形成する工程とを含み、前記金属導電層
（５）の堆積工程が同時に他のポリＳｉ層（７）上にも
金属導電層を堆積する請求項２記載の半導体装置の製造
方法。 - 【請求項４】 前記半導体基板がＳｉ基板であり、前記
第１および第２の絶縁層（１、４）がシリコン酸化物で
形成され、前記ダミー層がシリコン窒化物で形成され、
前記第１の半導体層（２）形成後、金属導電層（５）形
成前に１０５０℃以上の高温熱処理工程を含む請求項２
ないし３記載の半導体装置の製造方法。 - 【請求項５】 前記第１の半導体層をポリシリコンある
いはアモルファスシリコン層とする前記請求項１〜４に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31850192A JP3270151B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31850192A JP3270151B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163454A JPH06163454A (ja) | 1994-06-10 |
| JP3270151B2 true JP3270151B2 (ja) | 2002-04-02 |
Family
ID=18099830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31850192A Expired - Fee Related JP3270151B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270151B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9412840B1 (en) | 2015-05-06 | 2016-08-09 | International Business Machines Corporation | Sacrificial layer for replacement metal semiconductor alloy contact formation |
-
1992
- 1992-11-27 JP JP31850192A patent/JP3270151B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163454A (ja) | 1994-06-10 |
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