JPS63283065A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、微細な金属絶縁物半導体型半導体装置（以下
、ＭＩＳ）ランジスタと略称する）の製造方法に関する
ものである。

（従来の技術） １Ｍビットダイナミックランダムアクセスメモリ（ＩＭ
ＤＲＡＭ）に代表される超ＬＳＩは、これを構成するデ
バイスを微細化することにより実現されるに至った。４
ＭＤＲＡＭ、１６ＭＤＲＡＭのようにさらに高集積度の
ＬＳＩを実現するためには、さらに微細なデバイスを形
成する加工技術が必要となる。

現在こうした超ＬＳＩに用いられているＭＩＳトランジ
スタの平面図を第２図に、そのＡ−Ａ’力方向の断面図
を第３図に示す。半導体基板１表面の素子分離膜２に囲
まれた能動素子領域３上にゲート絶縁膜４を介して形成
されたゲート電極５と、ゲート電極５及び素子分離膜２
に対して自己整合的に形成されたソース・ドレイン拡散
層７と、層間絶縁膜８に開孔されたコンタクトホール９
によりソース・ドレイン拡散層７およびゲート電極５に
電気的に接続された配線金属層１０とによりＭ工Ｓトラ
ンジスタが構成されている。

このようなトランジスタの微細加工限界は、第３図に示
したａ、ｂ、ｃ、ｄの寸法下限によって決まる。ここで
、ａはゲート電極長、ｂはゲート電極−コンタクトホー
ル間の余裕、Ｃはコンタクトホール長、ｄはコンタクト
ホール−素子分離領域間の余裕である。そして、上記寸
法の和、すなわちａ＋２ｂ＋２ｃ＋２ｄが従来技術にお
けるＭＩｓ）ランジスタの最小寸法となる。尚、これら
の寸法ａ、ｂ、ｃ、ｄのうちす、ｄは、コンタクトホー
ルがゲート電極及び素子分離領域の各々に−３一 対して自己整合的に形成されないことから、それらとの
電気的絶縁性を保持するために必要な量に加えて、マス
ク合せのずれに対する余裕も見込んで設定する必要があ
る。−例として、ゲート電極長ａ＝１．０μｍ相当のデ
ザインルールにおいては、Ｃは１．　　Ｏμｍｓ　ｂ、
　　ｄは０．５μｍ程度とするのが一般的である。従っ
てこの場合には、約２μｍ長のソース・ドレイン拡散層
７が、ソース・ドレイン各々に形成され、このＭＩＳト
ランジスタのＡ−Ａ’力方向最小寸法はａ＋２ｂ＋２ｃ
＋２ｄ＝５μｍとなる。

（発明が解決しようとする問題点） ところで、素子の微細化に伴ない、従来問題とされなか
ったソース・ドレイン拡散層の抵抗が相対的に大きくな
るとともに、拡散層の静電容量の容量性負荷による回路
動作速度の低下か問題とな　　゛ってきた。そのため、
この静電容量を低下させる意味からも、上記のソース・
ドレイン拡散層を更に縮小できる製造方法、構造が求め
られている。

−４一 本発明は、コンタクトホールを自己整合的に形成できる
ため従来技術において必要であったコンタクトホール周
辺の合わせ余裕をなくすことができ、それによりソース
・ドレイン拡散層の寄生抵抗および容量を減少させるこ
とのできるＭＩＳ型半導体装置およびその製造方法を提
供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明は、半導体基板の第１の素子分離膜により囲まれ
た能動素子領域表面にゲート絶縁膜を介して形成された
ゲート電極の上面および側面を絶縁膜で覆った後、この
絶縁膜で覆われたゲート電極側面に耐酸化性の側壁を形
成し、次にゲート電極とその側面の絶縁膜と前記耐酸化
性側壁とで覆われた部分以外の能動素子領域表面に第２
の素子分離膜を形成し、しかる後に前記耐酸化性側壁お
よびその下部のゲート絶縁膜を選択的に除去することに
よりコンタクトホールを開口するようにしたものである
。

（作　用） かかる方法によれは、ゲート電極側面の絶縁膜と第２の
素子分離膜との間に形成された耐酸化性側壁とその下部
のゲート絶縁膜とが選択的に除去されることによってコ
ンタクトホールが開口されるので、コンタクトホールは
ゲート電極側面の絶縁膜と第２の素子分離膜とに対し自
己整合的に形成されることになり、従来のようにコンタ
クトホール周辺の合わせ余裕を見込む必要がなくなる。

（実施例） 以下、実施例により本発明を説明する。

第１図は、ｐ型半導体基板上にｎチャネル型のＭＩＳ）
ランジスタを形成する場合に適用した本発明の一実施例
を示す。

まず同図（ａ）に示すように公知の選択酸化法によりｐ
型の半導体基板１１表面に、素子分離膜１２とこの素子
分離膜１２に囲まれた能動素子領域１３を形成した後、
この能動素子領域１３表面にゲート絶縁膜１４を熱酸化
法により形成する。

尚、熱酸化は例えば９００°Ｃ乾燥酸素雰囲気で行ない
、ゲート絶縁膜１４の膜厚は例えば１５０人とする。こ
の後、基板全面にポリシリコン膜を２０００Ａ堆積し、
その上にＣＶＤ法による二酸化シリコン（Ｓ　ｉＯ２）
膜を２０００Ａ堆積し、これをパターニングしてゲート
ポリシリコン層１５および第１層間絶縁膜１６を形成す
る。この後、第１図（ｂ）に示すように、８５０°Ｃの
水素燃焼酸化法で、ゲートポリシリコン層１５の側面を
酸化することにより、第１層間絶縁膜１６を拡張してゲ
ートポリシリコン層１５の側面をも覆わせた後、基板全
面に耐酸化性の窒化シリコン膜１７を２０００人の膜厚
で堆積する。この後、第１図（Ｃ）に示すように、方向
性エツチングにより窒化シリコン膜　１７を除去してゲ
ート電極側面部分にだけ残存させることにより、残存し
た窒化シリコンの耐酸化性側壁１８を側壁厚２２００八
で形成する。次いで、９００℃の水素燃焼酸化法により
、耐酸化性側壁１８で覆った部分より外方の能動素子領
域表面に第２素子分離膜１９を２０００への膜厚で形成
する。その後、第１図−’／　　　− （ｄ）に示すように、窒化シリコンの耐酸化性側壁１８
をエツチングレートの相違（選択比）を利用して選択的
に除去し、さらにその下部のゲート絶縁膜１４をその膜
厚の薄さを利用して等方性エツチングにより除去し、こ
れにより、第１層間絶縁膜１６と第２素子分離膜１９と
に対して自己整合的に第１コンタクトホール２０を開口
する。そして、その上にリンドープしたポリシリコンを
堆積しこれをパターニングしてソース・ドレインポリシ
リコン層２１を形成する。その後、全表面に第２層間絶
縁膜２２を形成し、次いで９００℃で３０分間の熱処理
によりソース・ドレインポリシリコン層２１からの拡散
によりソース・ドレイン拡散層２３を形成する。そして
、その上に第２層間絶縁膜２２を形成した後、この第２
層間絶縁膜２２の所定部分に第２コンタクトホール２４
を開孔し、その上に配線金属層２５を形成する。

こうして作成したＭ工Ｓトランジスタは、第１図（ｄ）
に示したように、第１コンタクトホール２０が第２素子
分離膜１９及びゲートポリシリコン層１５側面の第２層
間絶縁膜１６に対し自己整合的に形成されるため、各々
の間の位置合わせ余裕は不用となる。つまり、ゲート長
ａ１第１コンタクトホール径Ｃ及びゲートポリシリコン
層１６とソース・ドレインポリシリコン層２１間の第１
層間絶縁膜幅ｅによってトランジスタの大きさが決まり
、第３図の従来構造の場合の合わせ余裕す。

ｄは不用となる。例えば、前述の従来例と同じデザイン
ルールを用いた場合には、ａ＝１．０μｍ１ｅ＝０．２
μｍ、ｃ＝１．０μｍであるから、このトランジスタの
大きさはａ＋２ｅ＋２ｃ＝３．４μｍとなり、従来例の
５．０μｍに対し３２％の縮小か実現される。また、ソ
ース◆ドレイン拡散層については、第３図の従来構造で
は横方向の拡散長をのぞいて４．０μｍの長さがあった
のに対して、本発明においては同じく横方向の拡散長を
のぞくと、２．０μｍの長さとなり、１／２の大きさに
減少することが可能になる。その結果、拡散層容量が低
減されてトランジスタの動作速度が改善される。例えば
、ゲート長ａ＝１．０μｍのルールで形成したファンア
ウトか１つの５１段のリングオッシレータによって求め
た１ゲートあたりの遅延時間は、従来構造の場合約２２
０　ｐｓｅｃであったのに対し、本発明によるリングオ
ツシレータでは約１８０　ｐｓｅｃであった。

尚、上記実施例においてはソース・ドレイン拡散層２３
を、ソース・ドレインポリシリコン層２１からの拡散に
よって形成したが、耐酸化性側壁１８を除去した段階で
イオン注入によって形成することもできる。この場合は
、拡散による場合に比べて、ソース・ドレイン拡散層２
３とソース・ドレインポリシリコン層２１とのオーミッ
クコンタクトか取りにくいが、この場合はソース・ドレ
インポリシリコン層２１を通してシリコン等をイオン注
入するいわゆるイオンミキシングを行なうことにより、
オーミックコンタクトをとることができる。尚、このよ
うにイオン注入によりソース・ドレイン拡散層２３を形
成する場合においては、ソース・ドレインポリシリコン
層２１を設けずに、配線金属層２５をソース・ドレイン
拡散層２３に直接接続することもコンタクトの良好性を
無視すれば理論上は可能である。

また、以上の実施例においてはｎチャネル型のＭＩＳ）
ランジスタを形成する場合について説明したが、不純物
型を入れかえることにより、ｐチャネル型のＭＩＳＩ−
ランジスタにも本発明は適用できる。

〔発明の効果〕

以上説明したように、本発明によれば、コンタクトホー
ルが自己整合的に形成できるため、コンタクトホール周
辺の合わせ余裕を見込む必要が無くなり、かつソース・
ドレイン拡散層を縮小できるので、ＭＩＳトランジスタ
の寸法を縮小できかつ動作速度の高速化を図ることがで
きる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
を示したＭＩＳトランジスタの工程断面図、第２図は従
来の半導体装置の製造方法によるＭＩＳＩ−ランジスタ
の平面図、第３図は同じく従来の半導体装置の製造方法
によるＭＩＳトランジスタの断面図である。 １１・・・半導体基板、１２・・・素子分離膜、１３・
・・能動素子領域、１４・・・ゲート絶縁膜、１５・・
・ゲートポリシリコン層、１６・・・第１層間絶縁膜、
１７・・・窒化シリコン膜、１８・・・耐酸化性側壁、
１９・・・第２素子分離膜、２０・・・第１コンタクト
ホール、２１・・・ソース・ドレインポリシリコン層、
２２・・・第２層間絶縁膜、２３・・ソース・ドレイン
拡散層、２４・・・第２コンタクトホール、２５・・・
配線金属層。 出願人代理人　　佐　　藤　　−雄 躬２図 躬　１　図 処３図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板の第１の素子分離膜により
   囲まれた能動素子領域表面にゲート絶縁膜を介してゲー
   ト電極を形成する工程と、前記ゲート電極の上面および
   側面を絶縁膜で被覆する工程と、絶縁膜で被覆した前記
   ゲート電極の側面に耐酸化性の側壁を形成する工程と、
   前記ゲート電極と前記絶縁膜と前記耐酸化性側壁とで覆
   われた部分以外の前記能動素子領域表面に第２の素子分
   離膜を形成する工程と、前記耐酸化性側壁とその下部の
   ゲート絶縁膜とを選択的に除去することによりコンタク
   トホールを開口する工程と、このコンタクトホールに対
   応する前記基板表面に第２導電型のソース・ドレイン拡
   散層を形成する工程と、前記コンタクトホールを通して
   前記ソース・ドレイン拡散層に電気的に接続された配線
   層を形成する工程とを有する半導体装置の製造方法。 ２、前記ゲート電極を被覆する絶縁膜は、二酸化シリコ
   ンにより形成する特許請求の範囲第１項記載の半導体装
   置の製造方法。 ３、前記配線層形成工程は、前記コンタクトホールを含
   む前記素子分離膜上にソース・ドレイン拡散層と電気的
   に接続された第１の配線層を形成する工程と、この第１
   の配線層上に第２のコンタクトホールを有する層間絶縁
   膜を形成する工程と、この層間絶縁膜上に前記第２のコ
   ンタクトホールを通して前記第１の配線層と電気的に接
   続された第２の配線層を形成する工程とを有する特許請
   求の範囲第１項記載の半導体装置の製造方法。 ４、前記第１の配線層は、第２導電型の多結晶シリコン
   により形成する特許請求の範囲第３項記載の半導体装置
   の製造方法。 ５、前記ソース・ドレイン拡散層は、前記第１の配線層
   からの不純物拡散によって形成する特許請求の範囲第４
   項記載の半導体装置の製造方法。 ６、前記ソース・ドレイン拡散層は、前記コンタクトホ
   ールを通しての不純物イオン注入により形成する特許請
   求の範囲第１項記載の半導体装置の製造方法。