JP2000208770A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000208770A JP2000208770A JP11002495A JP249599A JP2000208770A JP 2000208770 A JP2000208770 A JP 2000208770A JP 11002495 A JP11002495 A JP 11002495A JP 249599 A JP249599 A JP 249599A JP 2000208770 A JP2000208770 A JP 2000208770A
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Abstract
(57)【要約】
【課題】本発明は、埋め込みゲート電極とソース・ドレ
イン拡散層とのオーバーラップによる寄生容量を最小化
し、高性能かつ短チャネル効果を抑制する。 【解決手段】層間絶縁膜19内の開口部20aよりイオ
ン注入により半導体基板10表面に形成された埋め込み
ゲート電極22aと、開口部20aをタングステンで埋
め込み形成されたゲート電極25aは電気的に接続され
ている。
イン拡散層とのオーバーラップによる寄生容量を最小化
し、高性能かつ短チャネル効果を抑制する。 【解決手段】層間絶縁膜19内の開口部20aよりイオ
ン注入により半導体基板10表面に形成された埋め込み
ゲート電極22aと、開口部20aをタングステンで埋
め込み形成されたゲート電極25aは電気的に接続され
ている。
Description
【0001】
【発明の属する技術分野】本発明は、最小加工寸法0.
20μm以下の超大規模集積回路装置に用いるMISF
ET(Metal Insulator Semiconductor Field Effect T
ransistor)に係わり、ゲート長の縮小に伴う短チャネ
ル効果を抑制することが可能な半導体装置及びその製造
方法に関する。
20μm以下の超大規模集積回路装置に用いるMISF
ET(Metal Insulator Semiconductor Field Effect T
ransistor)に係わり、ゲート長の縮小に伴う短チャネ
ル効果を抑制することが可能な半導体装置及びその製造
方法に関する。
【0002】
【従来の技術】微細加工技術を用いた集積回路装置は、
1997年時点で最小加工寸法0.25μmの256メ
ガビットDRAM(ダイナミック・ランダム・アクセス
・メモリ)を実現し、更に今後も微細化が求められてい
る。
1997年時点で最小加工寸法0.25μmの256メ
ガビットDRAM(ダイナミック・ランダム・アクセス
・メモリ)を実現し、更に今後も微細化が求められてい
る。
【0003】しかしながら、微細化に伴って集積回路装
置を構成するMISFETにおいては、様々な困難が生
じ、これらは個々に対策が講じられるとともに、新技術
の導入が図られている。典型的な例としてMISFET
における短チャネル効果の問題がある。
置を構成するMISFETにおいては、様々な困難が生
じ、これらは個々に対策が講じられるとともに、新技術
の導入が図られている。典型的な例としてMISFET
における短チャネル効果の問題がある。
【0004】図11は一般的なMISFETを示してい
る。同図において、半導体基板30上に選択的にゲート
絶縁膜31が形成され、このゲート絶縁膜31上にゲー
ト電極32が形成される。このゲート電極32と自己整
合的に半導体基板30の表面領域にソース拡散層33及
びドレイン拡散層34が形成される。このようなMIS
FETは、ゲート電極32に与える電位によって、ソー
ス拡散層33とドレイン拡散層34の間の半導体基板3
0表面のポテンシャルが制御される。
る。同図において、半導体基板30上に選択的にゲート
絶縁膜31が形成され、このゲート絶縁膜31上にゲー
ト電極32が形成される。このゲート電極32と自己整
合的に半導体基板30の表面領域にソース拡散層33及
びドレイン拡散層34が形成される。このようなMIS
FETは、ゲート電極32に与える電位によって、ソー
ス拡散層33とドレイン拡散層34の間の半導体基板3
0表面のポテンシャルが制御される。
【0005】このようなMISFETのゲート長が短く
なると、ドレイン電極34の電位はチャネル領域、及び
ソース拡散層33の近傍にも影響を与える。即ち、ゲー
ト長が短くなると、ソース・ドレイン拡散層33、34
からの空乏層がゲート電極32直下まで張り出してくる
ことにより、チャネルのポテンシャルバリアが低下する
ため、しきい値電圧が低下する。このしきい値電圧の低
下は、図12に示すように、ゲート長が短くなるに伴っ
て顕著となる。また、この現象は、図13に示すよう
に、ゲート長が長い場合に比べてゲート長が短い場合の
方が、低電圧に対してドレイン電流が流れ易くなり、ド
レイン電流−ゲート電圧特性の傾きが変化する。即ち、
ゲート長が短くなると、オン電流とオフ電流の比が低下
するという特性変化をもたらす。
なると、ドレイン電極34の電位はチャネル領域、及び
ソース拡散層33の近傍にも影響を与える。即ち、ゲー
ト長が短くなると、ソース・ドレイン拡散層33、34
からの空乏層がゲート電極32直下まで張り出してくる
ことにより、チャネルのポテンシャルバリアが低下する
ため、しきい値電圧が低下する。このしきい値電圧の低
下は、図12に示すように、ゲート長が短くなるに伴っ
て顕著となる。また、この現象は、図13に示すよう
に、ゲート長が長い場合に比べてゲート長が短い場合の
方が、低電圧に対してドレイン電流が流れ易くなり、ド
レイン電流−ゲート電圧特性の傾きが変化する。即ち、
ゲート長が短くなると、オン電流とオフ電流の比が低下
するという特性変化をもたらす。
【0006】上述のような短チャネル効果は、ドレイン
拡散層34に与えられた電位によって、ゲート電極32
下及びソース拡散層33近傍のポテンシャルが影響を受
け、ゲート電極32との容量結合が相対的に低下するこ
とに起因している。これは表面ポテンシャルを制御する
MISFET素子の本質的な問題である。このような問
題は、ゲート絶縁膜31の膜厚を薄くしたり、半導体基
板30の不純物濃度を高めることで所定の設計余裕を得
ている。
拡散層34に与えられた電位によって、ゲート電極32
下及びソース拡散層33近傍のポテンシャルが影響を受
け、ゲート電極32との容量結合が相対的に低下するこ
とに起因している。これは表面ポテンシャルを制御する
MISFET素子の本質的な問題である。このような問
題は、ゲート絶縁膜31の膜厚を薄くしたり、半導体基
板30の不純物濃度を高めることで所定の設計余裕を得
ている。
【0007】しかしながら、このような問題を完全に無
くすことはできず、微細化に伴ってより問題が顕在化す
る方向にある。
くすことはできず、微細化に伴ってより問題が顕在化す
る方向にある。
【0008】そこで、このような問題を解決する方法と
して、素子の構造の面から上記の短チャネル効果を改善
する試みがある。前述のように短チャネル効果はゲート
とドレインの各々とチャネルとの容量結合の相対関係で
決まる。そこで、図14に示すように、チャネル領域を
挟むように2つのゲート電極を配して、ゲート電位によ
る制御性を向上させる方法がある。
して、素子の構造の面から上記の短チャネル効果を改善
する試みがある。前述のように短チャネル効果はゲート
とドレインの各々とチャネルとの容量結合の相対関係で
決まる。そこで、図14に示すように、チャネル領域を
挟むように2つのゲート電極を配して、ゲート電位によ
る制御性を向上させる方法がある。
【0009】図14に示すように、半導体基板40上に
絶縁膜41が形成され、この絶縁膜41上に半導体薄膜
層42が形成され、SOI(Semiconductor On Insulat
or)基板が形成される。この際、半導体基板40表面に
は予め埋め込みゲート層43が形成されている。また、
半導体薄膜層42は、MISFETを形成するために単
結晶化されたシリコン等が用いられる。次に、半導体薄
膜層42内に素子分離領域44が形成され、半導体薄膜
層42上にゲート絶縁膜45が選択的に形成される。こ
のゲート絶縁膜45上にゲート電極46が形成され、こ
のゲート電極46と自己整合的に半導体薄膜層42内に
ソース拡散層47及びドレイン拡散層48が形成され、
MISFET構造が形成される。
絶縁膜41が形成され、この絶縁膜41上に半導体薄膜
層42が形成され、SOI(Semiconductor On Insulat
or)基板が形成される。この際、半導体基板40表面に
は予め埋め込みゲート層43が形成されている。また、
半導体薄膜層42は、MISFETを形成するために単
結晶化されたシリコン等が用いられる。次に、半導体薄
膜層42内に素子分離領域44が形成され、半導体薄膜
層42上にゲート絶縁膜45が選択的に形成される。こ
のゲート絶縁膜45上にゲート電極46が形成され、こ
のゲート電極46と自己整合的に半導体薄膜層42内に
ソース拡散層47及びドレイン拡散層48が形成され、
MISFET構造が形成される。
【0010】このようなMISFETにおいては、埋め
込みゲート層43とゲート電極46はチャネル領域49
を上下から挟み込む構造となっており、また互いに電気
的に接続されている。
込みゲート層43とゲート電極46はチャネル領域49
を上下から挟み込む構造となっており、また互いに電気
的に接続されている。
【0011】従って、埋め込みゲート層43に与えた電
位によって、チャネル領域49に対するドレイン電位の
影響を抑制することができ、短チャネル効果の大幅な改
善が可能である。
位によって、チャネル領域49に対するドレイン電位の
影響を抑制することができ、短チャネル効果の大幅な改
善が可能である。
【0012】
【発明が解決しようとする課題】しかしながら、図14
に示すMISFET構造には、以下のような問題があ
る。
に示すMISFET構造には、以下のような問題があ
る。
【0013】つまり、MISFETを形成する工程にお
いて、埋め込みゲート層43はSOIMISFET素子
構造を形成する以前に形成される。
いて、埋め込みゲート層43はSOIMISFET素子
構造を形成する以前に形成される。
【0014】そのため、埋め込みゲート層43よりも後
に形成されるゲート電極46の位置ずれ等を考慮して、
このゲート電極46と自己整合的に形成されるとソース
拡散層47及びドレイン拡散層48と埋め込みゲート層
43との重ね合わせ余裕を大きくとる必要がある。従っ
て、電極間の寄生容量も大きくなり、スイッチング速度
が制限されるという問題が生じる。
に形成されるゲート電極46の位置ずれ等を考慮して、
このゲート電極46と自己整合的に形成されるとソース
拡散層47及びドレイン拡散層48と埋め込みゲート層
43との重ね合わせ余裕を大きくとる必要がある。従っ
て、電極間の寄生容量も大きくなり、スイッチング速度
が制限されるという問題が生じる。
【0015】また、埋め込みゲート層43はSOIにM
ISFET素子構造を形成する際の熱処理の影響を受け
ることになる。そのため、この熱処理によって埋め込み
ゲート層43の領域が拡散し拡大される。この結果、上
述したスイッチング速度が制限されるという問題が更に
顕在化する。
ISFET素子構造を形成する際の熱処理の影響を受け
ることになる。そのため、この熱処理によって埋め込み
ゲート層43の領域が拡散し拡大される。この結果、上
述したスイッチング速度が制限されるという問題が更に
顕在化する。
【0016】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、短チャネル効
果を抑制でき高性能なMISFET素子構造の半導体装
置及びその製造方法を提供することにある。
たものであり、その目的とするところは、短チャネル効
果を抑制でき高性能なMISFET素子構造の半導体装
置及びその製造方法を提供することにある。
【0017】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【0018】本発明の半導体装置は、半導体基板上に形
成された絶縁膜と、前記絶縁膜上に形成された半導体薄
膜層と、前記半導体薄膜層内に形成された能動素子領域
と、前記能動素子領域表面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成され、ゲート電極のため
の開口を有する層間絶縁膜と、前記層間絶縁膜に設けら
れた開口内に形成され、前記ゲート絶縁膜と接する前記
ゲート電極と、前記能動素子領域内に前記ゲート電極と
自己整合的に形成されたソース及びドレイン拡散層と、
前記半導体基板内に前記ゲート電極のための前記層間絶
縁膜の開口に対して自己整合的に形成された埋め込みゲ
ート電極とを有し、前記埋め込みゲート電極は前記ゲー
ト電極と電気的に接続された電極である。
成された絶縁膜と、前記絶縁膜上に形成された半導体薄
膜層と、前記半導体薄膜層内に形成された能動素子領域
と、前記能動素子領域表面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成され、ゲート電極のため
の開口を有する層間絶縁膜と、前記層間絶縁膜に設けら
れた開口内に形成され、前記ゲート絶縁膜と接する前記
ゲート電極と、前記能動素子領域内に前記ゲート電極と
自己整合的に形成されたソース及びドレイン拡散層と、
前記半導体基板内に前記ゲート電極のための前記層間絶
縁膜の開口に対して自己整合的に形成された埋め込みゲ
ート電極とを有し、前記埋め込みゲート電極は前記ゲー
ト電極と電気的に接続された電極である。
【0019】前記ゲート電極は一端部に前記絶縁膜と前
記半導体薄膜層を貫通するコンタクトを一体的に有し、
このコンタクトにより前記埋め込みゲート電極と接続さ
れる。
記半導体薄膜層を貫通するコンタクトを一体的に有し、
このコンタクトにより前記埋め込みゲート電極と接続さ
れる。
【0020】本発明の半導体装置の製造方法は、半導体
基板上に絶縁膜を形成する工程と、前記絶縁膜上に半導
体薄膜層を形成する工程と、前記半導体薄膜層内に能動
素子領域を形成する工程と、前記能動素子領域表面にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上に選
択的にゲート構造体を形成する工程と、前記能動素子領
域に前記ゲート構造体と自己整合的に拡散層を形成する
工程と、全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜を平坦化して前記ゲート構造体の表面を露出させ
る工程と、前記ゲート構造体を除去して前記層間絶縁膜
に第1の開口部を形成する工程と、前記第1の開口部か
ら不純物を導入して、前記半導体基板表面に前記層間絶
縁膜の開口部に対して自己整合的に埋め込みゲート電極
を形成する工程と、前記絶縁膜及び半導体薄膜層に前記
第1の開口部と連通し、前記埋め込みゲート電極を露出
する第2の開口部を形成する工程と、前記第1、第2の
開口部に導電性物質を充填してゲート電極を形成すると
ともに、前記埋め込みゲート電極と電気的に接続する工
程とを含む。
基板上に絶縁膜を形成する工程と、前記絶縁膜上に半導
体薄膜層を形成する工程と、前記半導体薄膜層内に能動
素子領域を形成する工程と、前記能動素子領域表面にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上に選
択的にゲート構造体を形成する工程と、前記能動素子領
域に前記ゲート構造体と自己整合的に拡散層を形成する
工程と、全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜を平坦化して前記ゲート構造体の表面を露出させ
る工程と、前記ゲート構造体を除去して前記層間絶縁膜
に第1の開口部を形成する工程と、前記第1の開口部か
ら不純物を導入して、前記半導体基板表面に前記層間絶
縁膜の開口部に対して自己整合的に埋め込みゲート電極
を形成する工程と、前記絶縁膜及び半導体薄膜層に前記
第1の開口部と連通し、前記埋め込みゲート電極を露出
する第2の開口部を形成する工程と、前記第1、第2の
開口部に導電性物質を充填してゲート電極を形成すると
ともに、前記埋め込みゲート電極と電気的に接続する工
程とを含む。
【0021】前記能動素子領域に前記拡散層を形成した
後、前記開口部下の前記能動素子領域表面の前記ゲート
絶縁膜を除去し、前記能動素子領域表面を露出させる工
程と、前記能動素子領域表面に新たなゲート絶縁膜を形
成する工程とを含む。
後、前記開口部下の前記能動素子領域表面の前記ゲート
絶縁膜を除去し、前記能動素子領域表面を露出させる工
程と、前記能動素子領域表面に新たなゲート絶縁膜を形
成する工程とを含む。
【0022】前記ゲート構造体は多結晶シリコンとシリ
コン窒化膜のいずれかにより形成される。
コン窒化膜のいずれかにより形成される。
【0023】前記導電性物質は金属材料の積層物であ
る。
る。
【0024】前記導電性物質は金属材料、導電性金属窒
化物、不純物を添加した多結晶シリコン膜のうちの1つ
である。
化物、不純物を添加した多結晶シリコン膜のうちの1つ
である。
【0025】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【0026】[第1の実施例]図1は本発明によるMI
SFETの平面図、図2乃至図8はその工程断面図であ
る。
SFETの平面図、図2乃至図8はその工程断面図であ
る。
【0027】図1に示すように、SOI基板において、
領域Aはトランジスタ等の能動素子が形成される素子領
域であり、領域Bはゲートコンタクト領域である。SO
I基板を構成する半導体薄膜12上には、図示せぬゲー
ト絶縁膜を介してゲート電極25aが形成されている。
このゲート電極25aの両側に位置する半導体薄膜12
内にはソース拡散層17、ドレイン拡散層18が形成さ
れている。前記SOI基板を構成する半導体基板(詳細
は後述する)の内部には前記ゲート電極25aに対向し
て埋め込みゲート電極22aが形成されている。前記ゲ
ート電極25aの一端部にはコンタクト部25bが設け
られ、前記埋め込みゲート電極22aの一端部にはコン
タクト部22bが形成され、これらコンタクト部22
b、25bはコンタクト23を介して電気的に接続され
ている。尚、ゲート電極25a、コンタクト部25b、
及びコンタクト23は後述するダマシンプロセスによ
り、開口部20a、20b、コンタクト孔24内に形成
される。
領域Aはトランジスタ等の能動素子が形成される素子領
域であり、領域Bはゲートコンタクト領域である。SO
I基板を構成する半導体薄膜12上には、図示せぬゲー
ト絶縁膜を介してゲート電極25aが形成されている。
このゲート電極25aの両側に位置する半導体薄膜12
内にはソース拡散層17、ドレイン拡散層18が形成さ
れている。前記SOI基板を構成する半導体基板(詳細
は後述する)の内部には前記ゲート電極25aに対向し
て埋め込みゲート電極22aが形成されている。前記ゲ
ート電極25aの一端部にはコンタクト部25bが設け
られ、前記埋め込みゲート電極22aの一端部にはコン
タクト部22bが形成され、これらコンタクト部22
b、25bはコンタクト23を介して電気的に接続され
ている。尚、ゲート電極25a、コンタクト部25b、
及びコンタクト23は後述するダマシンプロセスによ
り、開口部20a、20b、コンタクト孔24内に形成
される。
【0028】次に、図2乃至図9を用いて上記MISF
ETの製造工程について説明する。図2(a)は図1に
示す2a−2a線に沿った断面を示し、図2(b)は図
1に示す2b−2b線に沿った断面を示している。
ETの製造工程について説明する。図2(a)は図1に
示す2a−2a線に沿った断面を示し、図2(b)は図
1に示す2b−2b線に沿った断面を示している。
【0029】まず、図2(a)、(b)に示すように、
半導体基板10上に例えば20nmの膜厚の絶縁膜11
が形成され、この絶縁膜11上に例えば50nmの膜厚
の半導体薄膜12が形成され、SOI基板が形成され
る。このSOI基板は、表面に例えばシリコン酸化膜の
ような絶縁膜11を形成したシリコンからなる半導体基
板10と、表面を洗浄した別のシリコンからなる半導体
薄膜12を張り合わせる「張り合わせSOI基板」を用
いたが、シリコン基板に酸素イオンを注入してシリコン
基板中に酸化膜層を形成する、いわゆるSIMOX基板
など、他のSOI技術を使用してもよい。
半導体基板10上に例えば20nmの膜厚の絶縁膜11
が形成され、この絶縁膜11上に例えば50nmの膜厚
の半導体薄膜12が形成され、SOI基板が形成され
る。このSOI基板は、表面に例えばシリコン酸化膜の
ような絶縁膜11を形成したシリコンからなる半導体基
板10と、表面を洗浄した別のシリコンからなる半導体
薄膜12を張り合わせる「張り合わせSOI基板」を用
いたが、シリコン基板に酸素イオンを注入してシリコン
基板中に酸化膜層を形成する、いわゆるSIMOX基板
など、他のSOI技術を使用してもよい。
【0030】次に、図2(a)に示すように、領域Aに
おいては、半導体薄膜12の所定の領域に酸化膜等の絶
縁膜からなる素子分離領域13に囲まれた島状の能動素
子領域14が形成され、熱酸化法により、能動素子領域
14の表面に例えば5nmの膜厚のゲート絶縁膜15が
形成される。
おいては、半導体薄膜12の所定の領域に酸化膜等の絶
縁膜からなる素子分離領域13に囲まれた島状の能動素
子領域14が形成され、熱酸化法により、能動素子領域
14の表面に例えば5nmの膜厚のゲート絶縁膜15が
形成される。
【0031】次に、図3(a)、(b)に示すように、
ゲート絶縁膜15上に例えば多結晶シリコン膜が堆積さ
れ、この多結晶シリコン膜が選択的に除去されてゲート
構造体16a、16bが形成される。ここで、ゲート構
造体16a、16bは多結晶シリコン膜に限定されず、
シリコン窒化膜など他の材料を用いてもよい。
ゲート絶縁膜15上に例えば多結晶シリコン膜が堆積さ
れ、この多結晶シリコン膜が選択的に除去されてゲート
構造体16a、16bが形成される。ここで、ゲート構
造体16a、16bは多結晶シリコン膜に限定されず、
シリコン窒化膜など他の材料を用いてもよい。
【0032】その後、図3(a)に示すように、領域A
においては、ゲート構造体16aをマスクとして例えば
ヒ素イオンが5×1015cm-2の濃度で注入される。こ
の後、例えば1000℃、20秒の熱処理が行われるこ
とにより、能動素子領域14の表面にゲート構造体16
aと自己整合的にソース拡散層17及びドレイン拡散層
18が形成される。
においては、ゲート構造体16aをマスクとして例えば
ヒ素イオンが5×1015cm-2の濃度で注入される。こ
の後、例えば1000℃、20秒の熱処理が行われるこ
とにより、能動素子領域14の表面にゲート構造体16
aと自己整合的にソース拡散層17及びドレイン拡散層
18が形成される。
【0033】次に、図4(a)、(b)に示すように、
全面に層間絶縁膜19が堆積される。その後、CMP
(Chemical Mechanical Polish:化学的機械研磨)法に
より表面が平滑化され、ゲート構造体16a、16bの
表面が露出される。
全面に層間絶縁膜19が堆積される。その後、CMP
(Chemical Mechanical Polish:化学的機械研磨)法に
より表面が平滑化され、ゲート構造体16a、16bの
表面が露出される。
【0034】次に、図5(a)、(b)に示すように、
ゲート構造体16a、16bがウエットエッチング等に
より選択的に除去され、層間絶縁膜19に開口部20
a、20bが連通して形成される。その後、全面に例え
ばリンイオンを用い、例えば100keVでイオン注入
が行われ、開口部20a、20b下方の半導体基板10
の表面領域に前記層間絶縁膜19の開口部20a、20
bに対して自己整合的にイオン注入層21a、21bが
形成される。ここで、イオン注入の際の加速エネルギー
は、不純物が絶縁膜11の近傍の半導体基板10に達す
るような適切な加速エネルギーであればよい。
ゲート構造体16a、16bがウエットエッチング等に
より選択的に除去され、層間絶縁膜19に開口部20
a、20bが連通して形成される。その後、全面に例え
ばリンイオンを用い、例えば100keVでイオン注入
が行われ、開口部20a、20b下方の半導体基板10
の表面領域に前記層間絶縁膜19の開口部20a、20
bに対して自己整合的にイオン注入層21a、21bが
形成される。ここで、イオン注入の際の加速エネルギー
は、不純物が絶縁膜11の近傍の半導体基板10に達す
るような適切な加速エネルギーであればよい。
【0035】次に、図6(a)、(b)に示すように、
例えば1000℃、10秒の熱処理によってイオン注入
層21a、21bが活性化され、前記埋め込みゲート電
極22a、及びコンタクト部22bが平面的に連続して
形成される。次に、図6(a)、(b)に示すように、
全面にレジスト23aが塗布される。図6(b)に示す
ように、領域Bにおいては、開口部20bの側壁にレジ
スト23aが残るようにパターニングされ、このレジス
ト23aに前記開口部20bより小さな径の開口部23
bが形成される。その後、このパターニングされたレジ
スト23aをマスクとして絶縁膜13がエッチングさ
れ、更に、前記レジスト23aをマスクとして絶縁膜1
1がエッチングされる。
例えば1000℃、10秒の熱処理によってイオン注入
層21a、21bが活性化され、前記埋め込みゲート電
極22a、及びコンタクト部22bが平面的に連続して
形成される。次に、図6(a)、(b)に示すように、
全面にレジスト23aが塗布される。図6(b)に示す
ように、領域Bにおいては、開口部20bの側壁にレジ
スト23aが残るようにパターニングされ、このレジス
ト23aに前記開口部20bより小さな径の開口部23
bが形成される。その後、このパターニングされたレジ
スト23aをマスクとして絶縁膜13がエッチングさ
れ、更に、前記レジスト23aをマスクとして絶縁膜1
1がエッチングされる。
【0036】次に、図7(a)、(b)に示すように、
レジスト23aが除去され、領域Bにおいては、素子分
離領域13中に埋め込みゲート電極22aのコンタクト
部22bを露出させるコンタクト孔24が形成される。
レジスト23aが除去され、領域Bにおいては、素子分
離領域13中に埋め込みゲート電極22aのコンタクト
部22bを露出させるコンタクト孔24が形成される。
【0037】次に、図8(a)、(b)に示すように、
開口部20a、20b、コンタクト孔24を充填するよ
うに、全面に例えば金属タングステンが堆積され、CM
P法によって、表面が平滑化されてゲート電極25a、
コンタクト部25b、及びコンタクト23が形成され
る。これにより、ゲート電極25aは埋め込みゲート電
極22aと電気的に接続され、本発明のMISFET構
造が完成する。
開口部20a、20b、コンタクト孔24を充填するよ
うに、全面に例えば金属タングステンが堆積され、CM
P法によって、表面が平滑化されてゲート電極25a、
コンタクト部25b、及びコンタクト23が形成され
る。これにより、ゲート電極25aは埋め込みゲート電
極22aと電気的に接続され、本発明のMISFET構
造が完成する。
【0038】[第2の実施例]次に、ゲート電極を形成
する材料に、導電性の薄膜と充填材料とによる積層膜を
用いた本発明の第2の実施例について説明する。尚、第
2の実施例において、前記第1の実施例と同一部分には
同一符号を付し、異なる部分についてのみ説明する。
する材料に、導電性の薄膜と充填材料とによる積層膜を
用いた本発明の第2の実施例について説明する。尚、第
2の実施例において、前記第1の実施例と同一部分には
同一符号を付し、異なる部分についてのみ説明する。
【0039】まず、第1の実施例と同様に、図1乃至図
7に示す工程が実行され、領域Aには開口部20a、領
域Bには開口部20b、コンタクト孔24が形成され
る。
7に示す工程が実行され、領域Aには開口部20a、領
域Bには開口部20b、コンタクト孔24が形成され
る。
【0040】その後、図9(a)、(b)に示すよう
に、開口部20a、20b及びコンタクト孔24に例え
ばチタン窒化膜のような下層電極材26が堆積され、こ
の下層電極材26上に例えばタングステンのような電極
材27が堆積される。これにより、下層電極材26と電
極材27との積層膜が埋め込みゲート電極22a、及び
コンタクト部22bと接続されるゲート電極28a、及
びコンタクト部28bとなる。
に、開口部20a、20b及びコンタクト孔24に例え
ばチタン窒化膜のような下層電極材26が堆積され、こ
の下層電極材26上に例えばタングステンのような電極
材27が堆積される。これにより、下層電極材26と電
極材27との積層膜が埋め込みゲート電極22a、及び
コンタクト部22bと接続されるゲート電極28a、及
びコンタクト部28bとなる。
【0041】上記第2の実施例によれば、しきい値電圧
などMISFETの特性は下層電極材26の物性値で決
まり、一方、電極としての抵抗値は主に電極材27の物
性値で決まる。このため、各々に最適な材料を選択する
ことが可能になる。
などMISFETの特性は下層電極材26の物性値で決
まり、一方、電極としての抵抗値は主に電極材27の物
性値で決まる。このため、各々に最適な材料を選択する
ことが可能になる。
【0042】[第3の実施例]次に、第3の実施例につ
いて説明する。第3の実施例において、前記第1の実施
例と同一部分には同一符号を付し、異なる部分について
のみ説明する。
いて説明する。第3の実施例において、前記第1の実施
例と同一部分には同一符号を付し、異なる部分について
のみ説明する。
【0043】まず、第1の実施例と同様に、図1乃至図
6に示す工程が実行され、開口部20a、20b及び半
導体基板10の表面に埋め込みゲート電極22a及びコ
ンタクト部22bが形成される。
6に示す工程が実行され、開口部20a、20b及び半
導体基板10の表面に埋め込みゲート電極22a及びコ
ンタクト部22bが形成される。
【0044】次に、図10に示すように、領域Aにおけ
る開口部20aから露出されたゲート絶縁膜15が除去
され、能動素子領域14の表面が露出される。その後、
露出された能動素子領域14の表面上に再度ゲート絶縁
膜15が形成される。
る開口部20aから露出されたゲート絶縁膜15が除去
され、能動素子領域14の表面が露出される。その後、
露出された能動素子領域14の表面上に再度ゲート絶縁
膜15が形成される。
【0045】その後、図6(a)、(b)に示すよう
に、レジスト23aが形成され、以下第1の実施例と同
様の工程を行う。
に、レジスト23aが形成され、以下第1の実施例と同
様の工程を行う。
【0046】上記第3の実施例によれば、図5(a)に
示すゲート構造体16aを除去する工程や、図6(a)
に示す埋め込みゲート電極22aを形成するためのイオ
ン注入工程によって絶縁耐性や界面特性が劣化したゲー
ト絶縁膜15を除去し、正常なゲート絶縁膜を形成して
いる。従って、MISFETの特性を向上することがで
きる。
示すゲート構造体16aを除去する工程や、図6(a)
に示す埋め込みゲート電極22aを形成するためのイオ
ン注入工程によって絶縁耐性や界面特性が劣化したゲー
ト絶縁膜15を除去し、正常なゲート絶縁膜を形成して
いる。従って、MISFETの特性を向上することがで
きる。
【0047】以上のように、第1乃至第3の実施例によ
れば、ゲート電極と埋め込みゲート電極によりチャネル
領域を上下から挟み込む構造とすることで、埋め込みゲ
ート電極に与えた電位によってチャネル領域に対するド
レイン電位の影響を抑制することができ、短チャネル効
果の改善を図ることができる。
れば、ゲート電極と埋め込みゲート電極によりチャネル
領域を上下から挟み込む構造とすることで、埋め込みゲ
ート電極に与えた電位によってチャネル領域に対するド
レイン電位の影響を抑制することができ、短チャネル効
果の改善を図ることができる。
【0048】また、埋め込みゲート電極22aはゲート
電極25aを形成する開口部20aから不純物イオンを
注入することにより形成しているため、ゲート電極及び
埋め込みゲート電極を自己整合的に形成できる。従っ
て、これらゲート電極を自動的に位置合わせできるた
め、重ね合わせ余裕を最小化でき、寄生容量も最小化で
きる。
電極25aを形成する開口部20aから不純物イオンを
注入することにより形成しているため、ゲート電極及び
埋め込みゲート電極を自己整合的に形成できる。従っ
て、これらゲート電極を自動的に位置合わせできるた
め、重ね合わせ余裕を最小化でき、寄生容量も最小化で
きる。
【0049】また、MISFETを形成する工程におい
て、埋め込みゲート電極はSOIMISFET素子構造
を形成した後に形成される。そのため、埋め込みゲート
電極はSOIにMISFET素子構造を形成する際の熱
処理による影響を受けることがないため、埋め込みゲー
ト電極の領域が拡大されることはない。この結果、スイ
ッチング速度の低下を防止できる。
て、埋め込みゲート電極はSOIMISFET素子構造
を形成した後に形成される。そのため、埋め込みゲート
電極はSOIにMISFET素子構造を形成する際の熱
処理による影響を受けることがないため、埋め込みゲー
ト電極の領域が拡大されることはない。この結果、スイ
ッチング速度の低下を防止できる。
【0050】尚、上記第1乃至第3の実施例では、ゲー
ト電極25a及びコンタクト部25bを形成する材料に
金属タングステンを用いたがこれに限定されるものでは
ない。例えば、モリブデン、アルミニウム、銅等の金属
材料、又は窒化チタニウム、窒化タングステン等の導電
性金属窒化物、不純物を添加して電気伝導性を持たせた
多結晶シリコン膜等を用いてもよい。また、本発明にお
ける半導体装置をCMOS等に適用することも可能であ
る。
ト電極25a及びコンタクト部25bを形成する材料に
金属タングステンを用いたがこれに限定されるものでは
ない。例えば、モリブデン、アルミニウム、銅等の金属
材料、又は窒化チタニウム、窒化タングステン等の導電
性金属窒化物、不純物を添加して電気伝導性を持たせた
多結晶シリコン膜等を用いてもよい。また、本発明にお
ける半導体装置をCMOS等に適用することも可能であ
る。
【0051】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【0052】
【発明の効果】以上説明したように本発明によれば、埋
め込みゲート電極とソース・ドレイン拡散層とのオーバ
ーラップによる寄生容量を最小化できるため、短チャネ
ル効果を抑制でき高性能なMISFET素子構造の半導
体装置及びその製造方法を提供できる。
め込みゲート電極とソース・ドレイン拡散層とのオーバ
ーラップによる寄生容量を最小化できるため、短チャネ
ル効果を抑制でき高性能なMISFET素子構造の半導
体装置及びその製造方法を提供できる。
【図1】本発明に係わる半導体装置の平面図。
【図2】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図3】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図4】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図5】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図6】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図7】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図8】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図9】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図10】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図11】従来技術による半導体装置の断面図。
【図12】ゲート長としきい値の関係を示す図。
【図13】ゲート電圧とドレイン電流の関係を示す図。
【図14】従来技術による半導体装置の断面図。
10…半導体基板、 11…絶縁膜、 12…半導体薄膜、 13…素子分離領域、 14…能動素子領域、 15…ゲート絶縁膜、 16…ゲート構造体、 17…ソース拡散層、 18…ドレイン拡散層、 19…層間絶縁膜、 20a、20b…開口部、 21a、21b…イオン注入層、 22a…埋め込みゲート層、 22b、25b、28b…コンタクト部、 23a…レジスト、 23b…開口部、 24…コンタクト孔、 25a、28a…ゲート電極、 26…下層電極材、 27…電極材。
Claims (7)
- 【請求項1】 半導体基板上に形成された絶縁膜と、 前記絶縁膜上に形成された半導体薄膜層と、 前記半導体薄膜層内に形成された能動素子領域と、 前記能動素子領域表面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、ゲート電極のための開
口を有する層間絶縁膜と、 前記層間絶縁膜に設けられた開口内に形成され、前記ゲ
ート絶縁膜と接する前記ゲート電極と、 前記能動素子領域内に前記ゲート電極と自己整合的に形
成されたソース及びドレイン拡散層と、 前記半導体基板内に前記ゲート電極のための前記層間絶
縁膜の開口に対して自己整合的に形成された埋め込みゲ
ート電極とを有し、 前記埋め込みゲート電極は前記ゲート電極と電気的に接
続された電極であることを特徴とする半導体装置。 - 【請求項2】 前記ゲート電極は一端部に前記絶縁膜と
前記半導体薄膜層を貫通するコンタクトを一体的に有
し、このコンタクトにより前記埋め込みゲート電極と接
続されることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜上に半導体薄膜層を形成する工程と、 前記半導体薄膜層内に能動素子領域を形成する工程と、 前記能動素子領域表面にゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上に選択的にゲート構造体を形成する
工程と、 前記能動素子領域に前記ゲート構造体と自己整合的に拡
散層を形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜を平坦化して前記ゲート構造体の表面を
露出させる工程と、 前記ゲート構造体を除去して前記層間絶縁膜に第1の開
口部を形成する工程と、 前記第1の開口部から不純物を導入して、前記半導体基
板表面に前記層間絶縁膜の開口部に対して自己整合的に
埋め込みゲート電極を形成する工程と、 前記絶縁膜及び半導体薄膜層に前記第1の開口部と連通
し、前記埋め込みゲート電極を露出する第2の開口部を
形成する工程と、 前記第1、第2の開口部に導電性物質を充填してゲート
電極を形成するとともに、前記埋め込みゲート電極と電
気的に接続する工程とを含むことを特徴とする金属絶縁
膜の半導体装置の製造方法。 - 【請求項4】 前記能動素子領域に前記拡散層を形成し
た後、前記開口部下の前記能動素子領域表面の前記ゲー
ト絶縁膜を除去し、前記能動素子領域表面を露出させる
工程と、 前記能動素子領域表面に新たなゲート絶縁膜を形成する
工程とを含むことを特徴とする請求項3記載の半導体装
置の製造方法。 - 【請求項5】 前記ゲート構造体は多結晶シリコンとシ
リコン窒化膜のいずれかにより形成されることを特徴と
する請求項3記載の半導体装置の製造方法。 - 【請求項6】 前記導電性物質は金属材料の積層物であ
ることを特徴とする請求項3記載の半導体装置の製造方
法。 - 【請求項7】 前記導電性物質は金属材料、導電性金属
窒化物、不純物を添加した多結晶シリコン膜のうちの1
つであることを特徴とする請求項3記載の半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11002495A JP2000208770A (ja) | 1999-01-08 | 1999-01-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11002495A JP2000208770A (ja) | 1999-01-08 | 1999-01-08 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000208770A true JP2000208770A (ja) | 2000-07-28 |
Family
ID=11530952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11002495A Abandoned JP2000208770A (ja) | 1999-01-08 | 1999-01-08 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000208770A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005251776A (ja) * | 2004-03-01 | 2005-09-15 | Renesas Technology Corp | 半導体装置とその製造方法 |
JP2007311607A (ja) * | 2006-05-19 | 2007-11-29 | Renesas Technology Corp | 半導体装置の製造方法 |
US7474002B2 (en) | 2001-10-30 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having dielectric film having aperture portion |
JP2011515020A (ja) * | 2008-02-19 | 2011-05-12 | コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ | 埋め込み型トラッピング層によるトランジスタの閾値電圧の調整方法 |
US8409936B2 (en) | 2005-07-05 | 2013-04-02 | Renesas Electronics Corporation | Method for manufacturing a semiconductor device by forming portions thereof at the same time |
US8643117B2 (en) | 2009-01-19 | 2014-02-04 | Hitachi, Ltd. | Semiconductor device, method for manufacturing same, and semiconductor storage device |
-
1999
- 1999-01-08 JP JP11002495A patent/JP2000208770A/ja not_active Abandoned
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2007311607A (ja) * | 2006-05-19 | 2007-11-29 | Renesas Technology Corp | 半導体装置の製造方法 |
US8034696B2 (en) | 2006-05-19 | 2011-10-11 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
JP2011515020A (ja) * | 2008-02-19 | 2011-05-12 | コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ | 埋め込み型トラッピング層によるトランジスタの閾値電圧の調整方法 |
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---|---|---|---|
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