JP2000208770A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000208770A JP2000208770A JP11002495A JP249599A JP2000208770A JP 2000208770 A JP2000208770 A JP 2000208770A JP 11002495 A JP11002495 A JP 11002495A JP 249599 A JP249599 A JP 249599A JP 2000208770 A JP2000208770 A JP 2000208770A
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Abstract
(57)【要約】
【課題】本発明は、埋め込みゲート電極とソース・ドレ
イン拡散層とのオーバーラップによる寄生容量を最小化
し、高性能かつ短チャネル効果を抑制する。 【解決手段】層間絶縁膜１９内の開口部２０ａよりイオ
ン注入により半導体基板１０表面に形成された埋め込み
ゲート電極２２ａと、開口部２０ａをタングステンで埋
め込み形成されたゲート電極２５ａは電気的に接続され
ている。
イン拡散層とのオーバーラップによる寄生容量を最小化
し、高性能かつ短チャネル効果を抑制する。 【解決手段】層間絶縁膜１９内の開口部２０ａよりイオ
ン注入により半導体基板１０表面に形成された埋め込み
ゲート電極２２ａと、開口部２０ａをタングステンで埋
め込み形成されたゲート電極２５ａは電気的に接続され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、最小加工寸法０．
２０μｍ以下の超大規模集積回路装置に用いるＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor）に係わり、ゲート長の縮小に伴う短チャネ
ル効果を抑制することが可能な半導体装置及びその製造
方法に関する。
２０μｍ以下の超大規模集積回路装置に用いるＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor）に係わり、ゲート長の縮小に伴う短チャネ
ル効果を抑制することが可能な半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】微細加工技術を用いた集積回路装置は、
１９９７年時点で最小加工寸法０．２５μｍの２５６メ
ガビットＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）を実現し、更に今後も微細化が求められてい
る。
１９９７年時点で最小加工寸法０．２５μｍの２５６メ
ガビットＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）を実現し、更に今後も微細化が求められてい
る。
【０００３】しかしながら、微細化に伴って集積回路装
置を構成するＭＩＳＦＥＴにおいては、様々な困難が生
じ、これらは個々に対策が講じられるとともに、新技術
の導入が図られている。典型的な例としてＭＩＳＦＥＴ
における短チャネル効果の問題がある。
置を構成するＭＩＳＦＥＴにおいては、様々な困難が生
じ、これらは個々に対策が講じられるとともに、新技術
の導入が図られている。典型的な例としてＭＩＳＦＥＴ
における短チャネル効果の問題がある。
【０００４】図１１は一般的なＭＩＳＦＥＴを示してい
る。同図において、半導体基板３０上に選択的にゲート
絶縁膜３１が形成され、このゲート絶縁膜３１上にゲー
ト電極３２が形成される。このゲート電極３２と自己整
合的に半導体基板３０の表面領域にソース拡散層３３及
びドレイン拡散層３４が形成される。このようなＭＩＳ
ＦＥＴは、ゲート電極３２に与える電位によって、ソー
ス拡散層３３とドレイン拡散層３４の間の半導体基板３
０表面のポテンシャルが制御される。
る。同図において、半導体基板３０上に選択的にゲート
絶縁膜３１が形成され、このゲート絶縁膜３１上にゲー
ト電極３２が形成される。このゲート電極３２と自己整
合的に半導体基板３０の表面領域にソース拡散層３３及
びドレイン拡散層３４が形成される。このようなＭＩＳ
ＦＥＴは、ゲート電極３２に与える電位によって、ソー
ス拡散層３３とドレイン拡散層３４の間の半導体基板３
０表面のポテンシャルが制御される。
【０００５】このようなＭＩＳＦＥＴのゲート長が短く
なると、ドレイン電極３４の電位はチャネル領域、及び
ソース拡散層３３の近傍にも影響を与える。即ち、ゲー
ト長が短くなると、ソース・ドレイン拡散層３３、３４
からの空乏層がゲート電極３２直下まで張り出してくる
ことにより、チャネルのポテンシャルバリアが低下する
ため、しきい値電圧が低下する。このしきい値電圧の低
下は、図１２に示すように、ゲート長が短くなるに伴っ
て顕著となる。また、この現象は、図１３に示すよう
に、ゲート長が長い場合に比べてゲート長が短い場合の
方が、低電圧に対してドレイン電流が流れ易くなり、ド
レイン電流−ゲート電圧特性の傾きが変化する。即ち、
ゲート長が短くなると、オン電流とオフ電流の比が低下
するという特性変化をもたらす。
なると、ドレイン電極３４の電位はチャネル領域、及び
ソース拡散層３３の近傍にも影響を与える。即ち、ゲー
ト長が短くなると、ソース・ドレイン拡散層３３、３４
からの空乏層がゲート電極３２直下まで張り出してくる
ことにより、チャネルのポテンシャルバリアが低下する
ため、しきい値電圧が低下する。このしきい値電圧の低
下は、図１２に示すように、ゲート長が短くなるに伴っ
て顕著となる。また、この現象は、図１３に示すよう
に、ゲート長が長い場合に比べてゲート長が短い場合の
方が、低電圧に対してドレイン電流が流れ易くなり、ド
レイン電流−ゲート電圧特性の傾きが変化する。即ち、
ゲート長が短くなると、オン電流とオフ電流の比が低下
するという特性変化をもたらす。
【０００６】上述のような短チャネル効果は、ドレイン
拡散層３４に与えられた電位によって、ゲート電極３２
下及びソース拡散層３３近傍のポテンシャルが影響を受
け、ゲート電極３２との容量結合が相対的に低下するこ
とに起因している。これは表面ポテンシャルを制御する
ＭＩＳＦＥＴ素子の本質的な問題である。このような問
題は、ゲート絶縁膜３１の膜厚を薄くしたり、半導体基
板３０の不純物濃度を高めることで所定の設計余裕を得
ている。
拡散層３４に与えられた電位によって、ゲート電極３２
下及びソース拡散層３３近傍のポテンシャルが影響を受
け、ゲート電極３２との容量結合が相対的に低下するこ
とに起因している。これは表面ポテンシャルを制御する
ＭＩＳＦＥＴ素子の本質的な問題である。このような問
題は、ゲート絶縁膜３１の膜厚を薄くしたり、半導体基
板３０の不純物濃度を高めることで所定の設計余裕を得
ている。
【０００７】しかしながら、このような問題を完全に無
くすことはできず、微細化に伴ってより問題が顕在化す
る方向にある。
くすことはできず、微細化に伴ってより問題が顕在化す
る方向にある。
【０００８】そこで、このような問題を解決する方法と
して、素子の構造の面から上記の短チャネル効果を改善
する試みがある。前述のように短チャネル効果はゲート
とドレインの各々とチャネルとの容量結合の相対関係で
決まる。そこで、図１４に示すように、チャネル領域を
挟むように２つのゲート電極を配して、ゲート電位によ
る制御性を向上させる方法がある。
して、素子の構造の面から上記の短チャネル効果を改善
する試みがある。前述のように短チャネル効果はゲート
とドレインの各々とチャネルとの容量結合の相対関係で
決まる。そこで、図１４に示すように、チャネル領域を
挟むように２つのゲート電極を配して、ゲート電位によ
る制御性を向上させる方法がある。
【０００９】図１４に示すように、半導体基板４０上に
絶縁膜４１が形成され、この絶縁膜４１上に半導体薄膜
層４２が形成され、ＳＯＩ（Semiconductor On Insulat
or）基板が形成される。この際、半導体基板４０表面に
は予め埋め込みゲート層４３が形成されている。また、
半導体薄膜層４２は、ＭＩＳＦＥＴを形成するために単
結晶化されたシリコン等が用いられる。次に、半導体薄
膜層４２内に素子分離領域４４が形成され、半導体薄膜
層４２上にゲート絶縁膜４５が選択的に形成される。こ
のゲート絶縁膜４５上にゲート電極４６が形成され、こ
のゲート電極４６と自己整合的に半導体薄膜層４２内に
ソース拡散層４７及びドレイン拡散層４８が形成され、
ＭＩＳＦＥＴ構造が形成される。
絶縁膜４１が形成され、この絶縁膜４１上に半導体薄膜
層４２が形成され、ＳＯＩ（Semiconductor On Insulat
or）基板が形成される。この際、半導体基板４０表面に
は予め埋め込みゲート層４３が形成されている。また、
半導体薄膜層４２は、ＭＩＳＦＥＴを形成するために単
結晶化されたシリコン等が用いられる。次に、半導体薄
膜層４２内に素子分離領域４４が形成され、半導体薄膜
層４２上にゲート絶縁膜４５が選択的に形成される。こ
のゲート絶縁膜４５上にゲート電極４６が形成され、こ
のゲート電極４６と自己整合的に半導体薄膜層４２内に
ソース拡散層４７及びドレイン拡散層４８が形成され、
ＭＩＳＦＥＴ構造が形成される。
【００１０】このようなＭＩＳＦＥＴにおいては、埋め
込みゲート層４３とゲート電極４６はチャネル領域４９
を上下から挟み込む構造となっており、また互いに電気
的に接続されている。
込みゲート層４３とゲート電極４６はチャネル領域４９
を上下から挟み込む構造となっており、また互いに電気
的に接続されている。
【００１１】従って、埋め込みゲート層４３に与えた電
位によって、チャネル領域４９に対するドレイン電位の
影響を抑制することができ、短チャネル効果の大幅な改
善が可能である。
位によって、チャネル領域４９に対するドレイン電位の
影響を抑制することができ、短チャネル効果の大幅な改
善が可能である。
【００１２】
【発明が解決しようとする課題】しかしながら、図１４
に示すＭＩＳＦＥＴ構造には、以下のような問題があ
る。
に示すＭＩＳＦＥＴ構造には、以下のような問題があ
る。
【００１３】つまり、ＭＩＳＦＥＴを形成する工程にお
いて、埋め込みゲート層４３はＳＯＩＭＩＳＦＥＴ素子
構造を形成する以前に形成される。
いて、埋め込みゲート層４３はＳＯＩＭＩＳＦＥＴ素子
構造を形成する以前に形成される。
【００１４】そのため、埋め込みゲート層４３よりも後
に形成されるゲート電極４６の位置ずれ等を考慮して、
このゲート電極４６と自己整合的に形成されるとソース
拡散層４７及びドレイン拡散層４８と埋め込みゲート層
４３との重ね合わせ余裕を大きくとる必要がある。従っ
て、電極間の寄生容量も大きくなり、スイッチング速度
が制限されるという問題が生じる。
に形成されるゲート電極４６の位置ずれ等を考慮して、
このゲート電極４６と自己整合的に形成されるとソース
拡散層４７及びドレイン拡散層４８と埋め込みゲート層
４３との重ね合わせ余裕を大きくとる必要がある。従っ
て、電極間の寄生容量も大きくなり、スイッチング速度
が制限されるという問題が生じる。
【００１５】また、埋め込みゲート層４３はＳＯＩにＭ
ＩＳＦＥＴ素子構造を形成する際の熱処理の影響を受け
ることになる。そのため、この熱処理によって埋め込み
ゲート層４３の領域が拡散し拡大される。この結果、上
述したスイッチング速度が制限されるという問題が更に
顕在化する。
ＩＳＦＥＴ素子構造を形成する際の熱処理の影響を受け
ることになる。そのため、この熱処理によって埋め込み
ゲート層４３の領域が拡散し拡大される。この結果、上
述したスイッチング速度が制限されるという問題が更に
顕在化する。
【００１６】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、短チャネル効
果を抑制でき高性能なＭＩＳＦＥＴ素子構造の半導体装
置及びその製造方法を提供することにある。
たものであり、その目的とするところは、短チャネル効
果を抑制でき高性能なＭＩＳＦＥＴ素子構造の半導体装
置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１８】本発明の半導体装置は、半導体基板上に形
成された絶縁膜と、前記絶縁膜上に形成された半導体薄
膜層と、前記半導体薄膜層内に形成された能動素子領域
と、前記能動素子領域表面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成され、ゲート電極のため
の開口を有する層間絶縁膜と、前記層間絶縁膜に設けら
れた開口内に形成され、前記ゲート絶縁膜と接する前記
ゲート電極と、前記能動素子領域内に前記ゲート電極と
自己整合的に形成されたソース及びドレイン拡散層と、
前記半導体基板内に前記ゲート電極のための前記層間絶
縁膜の開口に対して自己整合的に形成された埋め込みゲ
ート電極とを有し、前記埋め込みゲート電極は前記ゲー
ト電極と電気的に接続された電極である。
成された絶縁膜と、前記絶縁膜上に形成された半導体薄
膜層と、前記半導体薄膜層内に形成された能動素子領域
と、前記能動素子領域表面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成され、ゲート電極のため
の開口を有する層間絶縁膜と、前記層間絶縁膜に設けら
れた開口内に形成され、前記ゲート絶縁膜と接する前記
ゲート電極と、前記能動素子領域内に前記ゲート電極と
自己整合的に形成されたソース及びドレイン拡散層と、
前記半導体基板内に前記ゲート電極のための前記層間絶
縁膜の開口に対して自己整合的に形成された埋め込みゲ
ート電極とを有し、前記埋め込みゲート電極は前記ゲー
ト電極と電気的に接続された電極である。
【００１９】前記ゲート電極は一端部に前記絶縁膜と前
記半導体薄膜層を貫通するコンタクトを一体的に有し、
このコンタクトにより前記埋め込みゲート電極と接続さ
れる。
記半導体薄膜層を貫通するコンタクトを一体的に有し、
このコンタクトにより前記埋め込みゲート電極と接続さ
れる。
【００２０】本発明の半導体装置の製造方法は、半導体
基板上に絶縁膜を形成する工程と、前記絶縁膜上に半導
体薄膜層を形成する工程と、前記半導体薄膜層内に能動
素子領域を形成する工程と、前記能動素子領域表面にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上に選
択的にゲート構造体を形成する工程と、前記能動素子領
域に前記ゲート構造体と自己整合的に拡散層を形成する
工程と、全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜を平坦化して前記ゲート構造体の表面を露出させ
る工程と、前記ゲート構造体を除去して前記層間絶縁膜
に第１の開口部を形成する工程と、前記第１の開口部か
ら不純物を導入して、前記半導体基板表面に前記層間絶
縁膜の開口部に対して自己整合的に埋め込みゲート電極
を形成する工程と、前記絶縁膜及び半導体薄膜層に前記
第１の開口部と連通し、前記埋め込みゲート電極を露出
する第２の開口部を形成する工程と、前記第１、第２の
開口部に導電性物質を充填してゲート電極を形成すると
ともに、前記埋め込みゲート電極と電気的に接続する工
程とを含む。
基板上に絶縁膜を形成する工程と、前記絶縁膜上に半導
体薄膜層を形成する工程と、前記半導体薄膜層内に能動
素子領域を形成する工程と、前記能動素子領域表面にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上に選
択的にゲート構造体を形成する工程と、前記能動素子領
域に前記ゲート構造体と自己整合的に拡散層を形成する
工程と、全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜を平坦化して前記ゲート構造体の表面を露出させ
る工程と、前記ゲート構造体を除去して前記層間絶縁膜
に第１の開口部を形成する工程と、前記第１の開口部か
ら不純物を導入して、前記半導体基板表面に前記層間絶
縁膜の開口部に対して自己整合的に埋め込みゲート電極
を形成する工程と、前記絶縁膜及び半導体薄膜層に前記
第１の開口部と連通し、前記埋め込みゲート電極を露出
する第２の開口部を形成する工程と、前記第１、第２の
開口部に導電性物質を充填してゲート電極を形成すると
ともに、前記埋め込みゲート電極と電気的に接続する工
程とを含む。
【００２１】前記能動素子領域に前記拡散層を形成した
後、前記開口部下の前記能動素子領域表面の前記ゲート
絶縁膜を除去し、前記能動素子領域表面を露出させる工
程と、前記能動素子領域表面に新たなゲート絶縁膜を形
成する工程とを含む。
後、前記開口部下の前記能動素子領域表面の前記ゲート
絶縁膜を除去し、前記能動素子領域表面を露出させる工
程と、前記能動素子領域表面に新たなゲート絶縁膜を形
成する工程とを含む。
【００２２】前記ゲート構造体は多結晶シリコンとシリ
コン窒化膜のいずれかにより形成される。
コン窒化膜のいずれかにより形成される。
【００２３】前記導電性物質は金属材料の積層物であ
る。
る。
【００２４】前記導電性物質は金属材料、導電性金属窒
化物、不純物を添加した多結晶シリコン膜のうちの１つ
である。
化物、不純物を添加した多結晶シリコン膜のうちの１つ
である。
【００２５】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２６】［第１の実施例］図１は本発明によるＭＩ
ＳＦＥＴの平面図、図２乃至図８はその工程断面図であ
る。
ＳＦＥＴの平面図、図２乃至図８はその工程断面図であ
る。
【００２７】図１に示すように、ＳＯＩ基板において、
領域Ａはトランジスタ等の能動素子が形成される素子領
域であり、領域Ｂはゲートコンタクト領域である。ＳＯ
Ｉ基板を構成する半導体薄膜１２上には、図示せぬゲー
ト絶縁膜を介してゲート電極２５ａが形成されている。
このゲート電極２５ａの両側に位置する半導体薄膜１２
内にはソース拡散層１７、ドレイン拡散層１８が形成さ
れている。前記ＳＯＩ基板を構成する半導体基板（詳細
は後述する）の内部には前記ゲート電極２５ａに対向し
て埋め込みゲート電極２２ａが形成されている。前記ゲ
ート電極２５ａの一端部にはコンタクト部２５ｂが設け
られ、前記埋め込みゲート電極２２ａの一端部にはコン
タクト部２２ｂが形成され、これらコンタクト部２２
ｂ、２５ｂはコンタクト２３を介して電気的に接続され
ている。尚、ゲート電極２５ａ、コンタクト部２５ｂ、
及びコンタクト２３は後述するダマシンプロセスによ
り、開口部２０ａ、２０ｂ、コンタクト孔２４内に形成
される。
領域Ａはトランジスタ等の能動素子が形成される素子領
域であり、領域Ｂはゲートコンタクト領域である。ＳＯ
Ｉ基板を構成する半導体薄膜１２上には、図示せぬゲー
ト絶縁膜を介してゲート電極２５ａが形成されている。
このゲート電極２５ａの両側に位置する半導体薄膜１２
内にはソース拡散層１７、ドレイン拡散層１８が形成さ
れている。前記ＳＯＩ基板を構成する半導体基板（詳細
は後述する）の内部には前記ゲート電極２５ａに対向し
て埋め込みゲート電極２２ａが形成されている。前記ゲ
ート電極２５ａの一端部にはコンタクト部２５ｂが設け
られ、前記埋め込みゲート電極２２ａの一端部にはコン
タクト部２２ｂが形成され、これらコンタクト部２２
ｂ、２５ｂはコンタクト２３を介して電気的に接続され
ている。尚、ゲート電極２５ａ、コンタクト部２５ｂ、
及びコンタクト２３は後述するダマシンプロセスによ
り、開口部２０ａ、２０ｂ、コンタクト孔２４内に形成
される。
【００２８】次に、図２乃至図９を用いて上記ＭＩＳＦ
ＥＴの製造工程について説明する。図２（ａ）は図１に
示す２ａ−２ａ線に沿った断面を示し、図２（ｂ）は図
１に示す２ｂ−２ｂ線に沿った断面を示している。
ＥＴの製造工程について説明する。図２（ａ）は図１に
示す２ａ−２ａ線に沿った断面を示し、図２（ｂ）は図
１に示す２ｂ−２ｂ線に沿った断面を示している。
【００２９】まず、図２（ａ）、（ｂ）に示すように、
半導体基板１０上に例えば２０ｎｍの膜厚の絶縁膜１１
が形成され、この絶縁膜１１上に例えば５０ｎｍの膜厚
の半導体薄膜１２が形成され、ＳＯＩ基板が形成され
る。このＳＯＩ基板は、表面に例えばシリコン酸化膜の
ような絶縁膜１１を形成したシリコンからなる半導体基
板１０と、表面を洗浄した別のシリコンからなる半導体
薄膜１２を張り合わせる「張り合わせＳＯＩ基板」を用
いたが、シリコン基板に酸素イオンを注入してシリコン
基板中に酸化膜層を形成する、いわゆるＳＩＭＯＸ基板
など、他のＳＯＩ技術を使用してもよい。
半導体基板１０上に例えば２０ｎｍの膜厚の絶縁膜１１
が形成され、この絶縁膜１１上に例えば５０ｎｍの膜厚
の半導体薄膜１２が形成され、ＳＯＩ基板が形成され
る。このＳＯＩ基板は、表面に例えばシリコン酸化膜の
ような絶縁膜１１を形成したシリコンからなる半導体基
板１０と、表面を洗浄した別のシリコンからなる半導体
薄膜１２を張り合わせる「張り合わせＳＯＩ基板」を用
いたが、シリコン基板に酸素イオンを注入してシリコン
基板中に酸化膜層を形成する、いわゆるＳＩＭＯＸ基板
など、他のＳＯＩ技術を使用してもよい。
【００３０】次に、図２（ａ）に示すように、領域Ａに
おいては、半導体薄膜１２の所定の領域に酸化膜等の絶
縁膜からなる素子分離領域１３に囲まれた島状の能動素
子領域１４が形成され、熱酸化法により、能動素子領域
１４の表面に例えば５ｎｍの膜厚のゲート絶縁膜１５が
形成される。
おいては、半導体薄膜１２の所定の領域に酸化膜等の絶
縁膜からなる素子分離領域１３に囲まれた島状の能動素
子領域１４が形成され、熱酸化法により、能動素子領域
１４の表面に例えば５ｎｍの膜厚のゲート絶縁膜１５が
形成される。
【００３１】次に、図３（ａ）、（ｂ）に示すように、
ゲート絶縁膜１５上に例えば多結晶シリコン膜が堆積さ
れ、この多結晶シリコン膜が選択的に除去されてゲート
構造体１６ａ、１６ｂが形成される。ここで、ゲート構
造体１６ａ、１６ｂは多結晶シリコン膜に限定されず、
シリコン窒化膜など他の材料を用いてもよい。
ゲート絶縁膜１５上に例えば多結晶シリコン膜が堆積さ
れ、この多結晶シリコン膜が選択的に除去されてゲート
構造体１６ａ、１６ｂが形成される。ここで、ゲート構
造体１６ａ、１６ｂは多結晶シリコン膜に限定されず、
シリコン窒化膜など他の材料を用いてもよい。
【００３２】その後、図３（ａ）に示すように、領域Ａ
においては、ゲート構造体１６ａをマスクとして例えば
ヒ素イオンが５×１０15ｃｍ-2の濃度で注入される。こ
の後、例えば１０００℃、２０秒の熱処理が行われるこ
とにより、能動素子領域１４の表面にゲート構造体１６
ａと自己整合的にソース拡散層１７及びドレイン拡散層
１８が形成される。
においては、ゲート構造体１６ａをマスクとして例えば
ヒ素イオンが５×１０15ｃｍ-2の濃度で注入される。こ
の後、例えば１０００℃、２０秒の熱処理が行われるこ
とにより、能動素子領域１４の表面にゲート構造体１６
ａと自己整合的にソース拡散層１７及びドレイン拡散層
１８が形成される。
【００３３】次に、図４（ａ）、（ｂ）に示すように、
全面に層間絶縁膜１９が堆積される。その後、ＣＭＰ
（Chemical Mechanical Polish：化学的機械研磨）法に
より表面が平滑化され、ゲート構造体１６ａ、１６ｂの
表面が露出される。
全面に層間絶縁膜１９が堆積される。その後、ＣＭＰ
（Chemical Mechanical Polish：化学的機械研磨）法に
より表面が平滑化され、ゲート構造体１６ａ、１６ｂの
表面が露出される。
【００３４】次に、図５（ａ）、（ｂ）に示すように、
ゲート構造体１６ａ、１６ｂがウエットエッチング等に
より選択的に除去され、層間絶縁膜１９に開口部２０
ａ、２０ｂが連通して形成される。その後、全面に例え
ばリンイオンを用い、例えば１００ｋｅＶでイオン注入
が行われ、開口部２０ａ、２０ｂ下方の半導体基板１０
の表面領域に前記層間絶縁膜１９の開口部２０ａ、２０
ｂに対して自己整合的にイオン注入層２１ａ、２１ｂが
形成される。ここで、イオン注入の際の加速エネルギー
は、不純物が絶縁膜１１の近傍の半導体基板１０に達す
るような適切な加速エネルギーであればよい。
ゲート構造体１６ａ、１６ｂがウエットエッチング等に
より選択的に除去され、層間絶縁膜１９に開口部２０
ａ、２０ｂが連通して形成される。その後、全面に例え
ばリンイオンを用い、例えば１００ｋｅＶでイオン注入
が行われ、開口部２０ａ、２０ｂ下方の半導体基板１０
の表面領域に前記層間絶縁膜１９の開口部２０ａ、２０
ｂに対して自己整合的にイオン注入層２１ａ、２１ｂが
形成される。ここで、イオン注入の際の加速エネルギー
は、不純物が絶縁膜１１の近傍の半導体基板１０に達す
るような適切な加速エネルギーであればよい。
【００３５】次に、図６（ａ）、（ｂ）に示すように、
例えば１０００℃、１０秒の熱処理によってイオン注入
層２１ａ、２１ｂが活性化され、前記埋め込みゲート電
極２２ａ、及びコンタクト部２２ｂが平面的に連続して
形成される。次に、図６（ａ）、（ｂ）に示すように、
全面にレジスト２３ａが塗布される。図６（ｂ）に示す
ように、領域Ｂにおいては、開口部２０ｂの側壁にレジ
スト２３ａが残るようにパターニングされ、このレジス
ト２３ａに前記開口部２０ｂより小さな径の開口部２３
ｂが形成される。その後、このパターニングされたレジ
スト２３ａをマスクとして絶縁膜１３がエッチングさ
れ、更に、前記レジスト２３ａをマスクとして絶縁膜１
１がエッチングされる。
例えば１０００℃、１０秒の熱処理によってイオン注入
層２１ａ、２１ｂが活性化され、前記埋め込みゲート電
極２２ａ、及びコンタクト部２２ｂが平面的に連続して
形成される。次に、図６（ａ）、（ｂ）に示すように、
全面にレジスト２３ａが塗布される。図６（ｂ）に示す
ように、領域Ｂにおいては、開口部２０ｂの側壁にレジ
スト２３ａが残るようにパターニングされ、このレジス
ト２３ａに前記開口部２０ｂより小さな径の開口部２３
ｂが形成される。その後、このパターニングされたレジ
スト２３ａをマスクとして絶縁膜１３がエッチングさ
れ、更に、前記レジスト２３ａをマスクとして絶縁膜１
１がエッチングされる。
【００３６】次に、図７（ａ）、（ｂ）に示すように、
レジスト２３ａが除去され、領域Ｂにおいては、素子分
離領域１３中に埋め込みゲート電極２２ａのコンタクト
部２２ｂを露出させるコンタクト孔２４が形成される。
レジスト２３ａが除去され、領域Ｂにおいては、素子分
離領域１３中に埋め込みゲート電極２２ａのコンタクト
部２２ｂを露出させるコンタクト孔２４が形成される。
【００３７】次に、図８（ａ）、（ｂ）に示すように、
開口部２０ａ、２０ｂ、コンタクト孔２４を充填するよ
うに、全面に例えば金属タングステンが堆積され、ＣＭ
Ｐ法によって、表面が平滑化されてゲート電極２５ａ、
コンタクト部２５ｂ、及びコンタクト２３が形成され
る。これにより、ゲート電極２５ａは埋め込みゲート電
極２２ａと電気的に接続され、本発明のＭＩＳＦＥＴ構
造が完成する。
開口部２０ａ、２０ｂ、コンタクト孔２４を充填するよ
うに、全面に例えば金属タングステンが堆積され、ＣＭ
Ｐ法によって、表面が平滑化されてゲート電極２５ａ、
コンタクト部２５ｂ、及びコンタクト２３が形成され
る。これにより、ゲート電極２５ａは埋め込みゲート電
極２２ａと電気的に接続され、本発明のＭＩＳＦＥＴ構
造が完成する。
【００３８】［第２の実施例］次に、ゲート電極を形成
する材料に、導電性の薄膜と充填材料とによる積層膜を
用いた本発明の第２の実施例について説明する。尚、第
２の実施例において、前記第１の実施例と同一部分には
同一符号を付し、異なる部分についてのみ説明する。
する材料に、導電性の薄膜と充填材料とによる積層膜を
用いた本発明の第２の実施例について説明する。尚、第
２の実施例において、前記第１の実施例と同一部分には
同一符号を付し、異なる部分についてのみ説明する。
【００３９】まず、第１の実施例と同様に、図１乃至図
７に示す工程が実行され、領域Ａには開口部２０ａ、領
域Ｂには開口部２０ｂ、コンタクト孔２４が形成され
る。
７に示す工程が実行され、領域Ａには開口部２０ａ、領
域Ｂには開口部２０ｂ、コンタクト孔２４が形成され
る。
【００４０】その後、図９（ａ）、（ｂ）に示すよう
に、開口部２０ａ、２０ｂ及びコンタクト孔２４に例え
ばチタン窒化膜のような下層電極材２６が堆積され、こ
の下層電極材２６上に例えばタングステンのような電極
材２７が堆積される。これにより、下層電極材２６と電
極材２７との積層膜が埋め込みゲート電極２２ａ、及び
コンタクト部２２ｂと接続されるゲート電極２８ａ、及
びコンタクト部２８ｂとなる。
に、開口部２０ａ、２０ｂ及びコンタクト孔２４に例え
ばチタン窒化膜のような下層電極材２６が堆積され、こ
の下層電極材２６上に例えばタングステンのような電極
材２７が堆積される。これにより、下層電極材２６と電
極材２７との積層膜が埋め込みゲート電極２２ａ、及び
コンタクト部２２ｂと接続されるゲート電極２８ａ、及
びコンタクト部２８ｂとなる。
【００４１】上記第２の実施例によれば、しきい値電圧
などＭＩＳＦＥＴの特性は下層電極材２６の物性値で決
まり、一方、電極としての抵抗値は主に電極材２７の物
性値で決まる。このため、各々に最適な材料を選択する
ことが可能になる。
などＭＩＳＦＥＴの特性は下層電極材２６の物性値で決
まり、一方、電極としての抵抗値は主に電極材２７の物
性値で決まる。このため、各々に最適な材料を選択する
ことが可能になる。
【００４２】［第３の実施例］次に、第３の実施例につ
いて説明する。第３の実施例において、前記第１の実施
例と同一部分には同一符号を付し、異なる部分について
のみ説明する。
いて説明する。第３の実施例において、前記第１の実施
例と同一部分には同一符号を付し、異なる部分について
のみ説明する。
【００４３】まず、第１の実施例と同様に、図１乃至図
６に示す工程が実行され、開口部２０ａ、２０ｂ及び半
導体基板１０の表面に埋め込みゲート電極２２ａ及びコ
ンタクト部２２ｂが形成される。
６に示す工程が実行され、開口部２０ａ、２０ｂ及び半
導体基板１０の表面に埋め込みゲート電極２２ａ及びコ
ンタクト部２２ｂが形成される。
【００４４】次に、図１０に示すように、領域Ａにおけ
る開口部２０ａから露出されたゲート絶縁膜１５が除去
され、能動素子領域１４の表面が露出される。その後、
露出された能動素子領域１４の表面上に再度ゲート絶縁
膜１５が形成される。
る開口部２０ａから露出されたゲート絶縁膜１５が除去
され、能動素子領域１４の表面が露出される。その後、
露出された能動素子領域１４の表面上に再度ゲート絶縁
膜１５が形成される。
【００４５】その後、図６（ａ）、（ｂ）に示すよう
に、レジスト２３ａが形成され、以下第１の実施例と同
様の工程を行う。
に、レジスト２３ａが形成され、以下第１の実施例と同
様の工程を行う。
【００４６】上記第３の実施例によれば、図５（ａ）に
示すゲート構造体１６ａを除去する工程や、図６（ａ）
に示す埋め込みゲート電極２２ａを形成するためのイオ
ン注入工程によって絶縁耐性や界面特性が劣化したゲー
ト絶縁膜１５を除去し、正常なゲート絶縁膜を形成して
いる。従って、ＭＩＳＦＥＴの特性を向上することがで
きる。
示すゲート構造体１６ａを除去する工程や、図６（ａ）
に示す埋め込みゲート電極２２ａを形成するためのイオ
ン注入工程によって絶縁耐性や界面特性が劣化したゲー
ト絶縁膜１５を除去し、正常なゲート絶縁膜を形成して
いる。従って、ＭＩＳＦＥＴの特性を向上することがで
きる。
【００４７】以上のように、第１乃至第３の実施例によ
れば、ゲート電極と埋め込みゲート電極によりチャネル
領域を上下から挟み込む構造とすることで、埋め込みゲ
ート電極に与えた電位によってチャネル領域に対するド
レイン電位の影響を抑制することができ、短チャネル効
果の改善を図ることができる。
れば、ゲート電極と埋め込みゲート電極によりチャネル
領域を上下から挟み込む構造とすることで、埋め込みゲ
ート電極に与えた電位によってチャネル領域に対するド
レイン電位の影響を抑制することができ、短チャネル効
果の改善を図ることができる。
【００４８】また、埋め込みゲート電極２２ａはゲート
電極２５ａを形成する開口部２０ａから不純物イオンを
注入することにより形成しているため、ゲート電極及び
埋め込みゲート電極を自己整合的に形成できる。従っ
て、これらゲート電極を自動的に位置合わせできるた
め、重ね合わせ余裕を最小化でき、寄生容量も最小化で
きる。
電極２５ａを形成する開口部２０ａから不純物イオンを
注入することにより形成しているため、ゲート電極及び
埋め込みゲート電極を自己整合的に形成できる。従っ
て、これらゲート電極を自動的に位置合わせできるた
め、重ね合わせ余裕を最小化でき、寄生容量も最小化で
きる。
【００４９】また、ＭＩＳＦＥＴを形成する工程におい
て、埋め込みゲート電極はＳＯＩＭＩＳＦＥＴ素子構造
を形成した後に形成される。そのため、埋め込みゲート
電極はＳＯＩにＭＩＳＦＥＴ素子構造を形成する際の熱
処理による影響を受けることがないため、埋め込みゲー
ト電極の領域が拡大されることはない。この結果、スイ
ッチング速度の低下を防止できる。
て、埋め込みゲート電極はＳＯＩＭＩＳＦＥＴ素子構造
を形成した後に形成される。そのため、埋め込みゲート
電極はＳＯＩにＭＩＳＦＥＴ素子構造を形成する際の熱
処理による影響を受けることがないため、埋め込みゲー
ト電極の領域が拡大されることはない。この結果、スイ
ッチング速度の低下を防止できる。
【００５０】尚、上記第１乃至第３の実施例では、ゲー
ト電極２５ａ及びコンタクト部２５ｂを形成する材料に
金属タングステンを用いたがこれに限定されるものでは
ない。例えば、モリブデン、アルミニウム、銅等の金属
材料、又は窒化チタニウム、窒化タングステン等の導電
性金属窒化物、不純物を添加して電気伝導性を持たせた
多結晶シリコン膜等を用いてもよい。また、本発明にお
ける半導体装置をＣＭＯＳ等に適用することも可能であ
る。
ト電極２５ａ及びコンタクト部２５ｂを形成する材料に
金属タングステンを用いたがこれに限定されるものでは
ない。例えば、モリブデン、アルミニウム、銅等の金属
材料、又は窒化チタニウム、窒化タングステン等の導電
性金属窒化物、不純物を添加して電気伝導性を持たせた
多結晶シリコン膜等を用いてもよい。また、本発明にお
ける半導体装置をＣＭＯＳ等に適用することも可能であ
る。
【００５１】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００５２】
【発明の効果】以上説明したように本発明によれば、埋
め込みゲート電極とソース・ドレイン拡散層とのオーバ
ーラップによる寄生容量を最小化できるため、短チャネ
ル効果を抑制でき高性能なＭＩＳＦＥＴ素子構造の半導
体装置及びその製造方法を提供できる。
め込みゲート電極とソース・ドレイン拡散層とのオーバ
ーラップによる寄生容量を最小化できるため、短チャネ
ル効果を抑制でき高性能なＭＩＳＦＥＴ素子構造の半導
体装置及びその製造方法を提供できる。
【図１】本発明に係わる半導体装置の平面図。
【図２】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図３】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図４】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図５】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図６】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図７】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図８】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図９】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図１０】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図１１】従来技術による半導体装置の断面図。
【図１２】ゲート長としきい値の関係を示す図。
【図１３】ゲート電圧とドレイン電流の関係を示す図。
【図１４】従来技術による半導体装置の断面図。
１０…半導体基板、 １１…絶縁膜、 １２…半導体薄膜、 １３…素子分離領域、 １４…能動素子領域、 １５…ゲート絶縁膜、 １６…ゲート構造体、 １７…ソース拡散層、 １８…ドレイン拡散層、 １９…層間絶縁膜、 ２０ａ、２０ｂ…開口部、 ２１ａ、２１ｂ…イオン注入層、 ２２ａ…埋め込みゲート層、 ２２ｂ、２５ｂ、２８ｂ…コンタクト部、 ２３ａ…レジスト、 ２３ｂ…開口部、 ２４…コンタクト孔、 ２５ａ、２８ａ…ゲート電極、 ２６…下層電極材、 ２７…電極材。
Claims (7)
- 【請求項１】 半導体基板上に形成された絶縁膜と、 前記絶縁膜上に形成された半導体薄膜層と、 前記半導体薄膜層内に形成された能動素子領域と、 前記能動素子領域表面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、ゲート電極のための開
口を有する層間絶縁膜と、 前記層間絶縁膜に設けられた開口内に形成され、前記ゲ
ート絶縁膜と接する前記ゲート電極と、 前記能動素子領域内に前記ゲート電極と自己整合的に形
成されたソース及びドレイン拡散層と、 前記半導体基板内に前記ゲート電極のための前記層間絶
縁膜の開口に対して自己整合的に形成された埋め込みゲ
ート電極とを有し、 前記埋め込みゲート電極は前記ゲート電極と電気的に接
続された電極であることを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極は一端部に前記絶縁膜と
前記半導体薄膜層を貫通するコンタクトを一体的に有
し、このコンタクトにより前記埋め込みゲート電極と接
続されることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜上に半導体薄膜層を形成する工程と、 前記半導体薄膜層内に能動素子領域を形成する工程と、 前記能動素子領域表面にゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上に選択的にゲート構造体を形成する
工程と、 前記能動素子領域に前記ゲート構造体と自己整合的に拡
散層を形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜を平坦化して前記ゲート構造体の表面を
露出させる工程と、 前記ゲート構造体を除去して前記層間絶縁膜に第１の開
口部を形成する工程と、 前記第１の開口部から不純物を導入して、前記半導体基
板表面に前記層間絶縁膜の開口部に対して自己整合的に
埋め込みゲート電極を形成する工程と、 前記絶縁膜及び半導体薄膜層に前記第１の開口部と連通
し、前記埋め込みゲート電極を露出する第２の開口部を
形成する工程と、 前記第１、第２の開口部に導電性物質を充填してゲート
電極を形成するとともに、前記埋め込みゲート電極と電
気的に接続する工程とを含むことを特徴とする金属絶縁
膜の半導体装置の製造方法。 - 【請求項４】 前記能動素子領域に前記拡散層を形成し
た後、前記開口部下の前記能動素子領域表面の前記ゲー
ト絶縁膜を除去し、前記能動素子領域表面を露出させる
工程と、 前記能動素子領域表面に新たなゲート絶縁膜を形成する
工程とを含むことを特徴とする請求項３記載の半導体装
置の製造方法。 - 【請求項５】 前記ゲート構造体は多結晶シリコンとシ
リコン窒化膜のいずれかにより形成されることを特徴と
する請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記導電性物質は金属材料の積層物であ
ることを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項７】 前記導電性物質は金属材料、導電性金属
窒化物、不純物を添加した多結晶シリコン膜のうちの１
つであることを特徴とする請求項３記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002495A JP2000208770A (ja) | 1999-01-08 | 1999-01-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002495A JP2000208770A (ja) | 1999-01-08 | 1999-01-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208770A true JP2000208770A (ja) | 2000-07-28 |
Family
ID=11530952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11002495A Abandoned JP2000208770A (ja) | 1999-01-08 | 1999-01-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208770A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251776A (ja) * | 2004-03-01 | 2005-09-15 | Renesas Technology Corp | 半導体装置とその製造方法 |
| JP2007311607A (ja) * | 2006-05-19 | 2007-11-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7474002B2 (en) | 2001-10-30 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having dielectric film having aperture portion |
| JP2011515020A (ja) * | 2008-02-19 | 2011-05-12 | コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ | 埋め込み型トラッピング層によるトランジスタの閾値電圧の調整方法 |
| US8409936B2 (en) | 2005-07-05 | 2013-04-02 | Renesas Electronics Corporation | Method for manufacturing a semiconductor device by forming portions thereof at the same time |
| US8643117B2 (en) | 2009-01-19 | 2014-02-04 | Hitachi, Ltd. | Semiconductor device, method for manufacturing same, and semiconductor storage device |
-
1999
- 1999-01-08 JP JP11002495A patent/JP2000208770A/ja not_active Abandoned
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009021621A (ja) * | 2001-10-30 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2005251776A (ja) * | 2004-03-01 | 2005-09-15 | Renesas Technology Corp | 半導体装置とその製造方法 |
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| US20130240991A1 (en) * | 2005-07-05 | 2013-09-19 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing same |
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| US8034696B2 (en) | 2006-05-19 | 2011-10-11 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
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