JPS63283065A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、微細な金属絶縁物半導体型半導体装置（以下
、ＭＩＳ）ランジスタと略称する）の製造方法に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a method for manufacturing a fine metal-insulator-semiconductor semiconductor device (hereinafter abbreviated as MIS transistor).
（従来の技術）
１Ｍビットダイナミックランダムアクセスメモリ（ＩＭ
ＤＲＡＭ）に代表される超ＬＳＩは、これを構成するデ
バイスを微細化することにより実現されるに至った。４
ＭＤＲＡＭ、１６ＭＤＲＡＭのようにさらに高集積度の
ＬＳＩを実現するためには、さらに微細なデバイスを形
成する加工技術が必要となる。(Prior technology) 1M bit dynamic random access memory (IM
Ultra LSIs, such as DRAM (DRAM), have been realized by miniaturizing the devices that make up the devices. 4
In order to realize even higher integration LSIs such as MDRAM and 16MDRAM, processing techniques for forming even finer devices are required.
現在こうした超ＬＳＩに用いられているＭＩＳトランジ
スタの平面図を第２図に、そのＡ−Ａ’力方向の断面図
を第３図に示す。半導体基板１表面の素子分離膜２に囲
まれた能動素子領域３上にゲート絶縁膜４を介して形成
されたゲート電極５と、ゲート電極５及び素子分離膜２
に対して自己整合的に形成されたソース・ドレイン拡散
層７と、層間絶縁膜８に開孔されたコンタクトホール９
によりソース・ドレイン拡散層７およびゲート電極５に
電気的に接続された配線金属層１０とによりＭ工Ｓトラ
ンジスタが構成されている。FIG. 2 shows a plan view of a MIS transistor currently used in such a VLSI, and FIG. 3 shows a cross-sectional view taken along the line AA'. A gate electrode 5 formed on the active element region 3 surrounded by the element isolation film 2 on the surface of the semiconductor substrate 1 via the gate insulating film 4, and the gate electrode 5 and the element isolation film 2.
A source/drain diffusion layer 7 formed in a self-aligned manner with respect to the contact hole 9 formed in the interlayer insulating film 8
The source/drain diffusion layer 7 and the wiring metal layer 10 electrically connected to the gate electrode 5 constitute an M/S transistor.
このようなトランジスタの微細加工限界は、第３図に示
したａ、ｂ、ｃ、ｄの寸法下限によって決まる。ここで
、ａはゲート電極長、ｂはゲート電極−コンタクトホー
ル間の余裕、Ｃはコンタクトホール長、ｄはコンタクト
ホール−素子分離領域間の余裕である。そして、上記寸
法の和、すなわちａ＋２ｂ＋２ｃ＋２ｄが従来技術にお
けるＭＩｓ）ランジスタの最小寸法となる。尚、これら
の寸法ａ、ｂ、ｃ、ｄのうちす、ｄは、コンタクトホー
ルがゲート電極及び素子分離領域の各々に−３一
対して自己整合的に形成されないことから、それらとの
電気的絶縁性を保持するために必要な量に加えて、マス
ク合せのずれに対する余裕も見込んで設定する必要があ
る。−例として、ゲート電極長ａ＝１．０μｍ相当のデ
ザインルールにおいては、Ｃは１． Ｏμｍｓ ｂ、
ｄは０．５μｍ程度とするのが一般的である。従っ
てこの場合には、約２μｍ長のソース・ドレイン拡散層
７が、ソース・ドレイン各々に形成され、このＭＩＳト
ランジスタのＡ−Ａ’力方向最小寸法はａ＋２ｂ＋２ｃ
＋２ｄ＝５μｍとなる。The limits of microfabrication of such transistors are determined by the lower limits of dimensions a, b, c, and d shown in FIG. Here, a is the gate electrode length, b is the margin between the gate electrode and the contact hole, C is the contact hole length, and d is the margin between the contact hole and the element isolation region. The sum of the above dimensions, ie, a+2b+2c+2d, is the minimum dimension of the MIs) transistor in the prior art. Note that among these dimensions a, b, c, and d, d is determined by the electrical connection between the contact hole and the gate electrode and the element isolation region, since the contact hole is not formed in a self-aligned manner with respect to each of the gate electrode and element isolation region. In addition to the amount required to maintain insulation, it is necessary to set the amount with allowances for misalignment of the mask. - As an example, in the design rule corresponding to gate electrode length a = 1.0 μm, C is 1.0 μm. Oμms b,
Generally, d is about 0.5 μm. Therefore, in this case, a source/drain diffusion layer 7 with a length of approximately 2 μm is formed in each source/drain, and the minimum dimension in the A-A' force direction of this MIS transistor is a+2b+2c.
+2d=5 μm.
（発明が解決しようとする問題点）
ところで、素子の微細化に伴ない、従来問題とされなか
ったソース・ドレイン拡散層の抵抗が相対的に大きくな
るとともに、拡散層の静電容量の容量性負荷による回路
動作速度の低下か問題とな ゛ってきた。そのため、
この静電容量を低下させる意味からも、上記のソース・
ドレイン拡散層を更に縮小できる製造方法、構造が求め
られている。(Problems to be Solved by the Invention) By the way, with the miniaturization of devices, the resistance of the source/drain diffusion layer, which had not been a problem in the past, has become relatively large, and the capacitance of the electrostatic capacitance of the diffusion layer has increased. The problem has become that the circuit operating speed decreases due to the load. Therefore,
In order to reduce this capacitance, the above source
There is a need for a manufacturing method and structure that can further reduce the size of the drain diffusion layer.
−４一
本発明は、コンタクトホールを自己整合的に形成できる
ため従来技術において必要であったコンタクトホール周
辺の合わせ余裕をなくすことができ、それによりソース
・ドレイン拡散層の寄生抵抗および容量を減少させるこ
とのできるＭＩＳ型半導体装置およびその製造方法を提
供することを目的とする。-41 Since the present invention can form contact holes in a self-aligned manner, it is possible to eliminate the alignment margin around the contact holes that was required in the conventional technology, thereby reducing the parasitic resistance and capacitance of the source/drain diffusion layer. An object of the present invention is to provide a MIS type semiconductor device and a method for manufacturing the same.
（問題点を解決するための手段）
本発明は、半導体基板の第１の素子分離膜により囲まれ
た能動素子領域表面にゲート絶縁膜を介して形成された
ゲート電極の上面および側面を絶縁膜で覆った後、この
絶縁膜で覆われたゲート電極側面に耐酸化性の側壁を形
成し、次にゲート電極とその側面の絶縁膜と前記耐酸化
性側壁とで覆われた部分以外の能動素子領域表面に第２
の素子分離膜を形成し、しかる後に前記耐酸化性側壁お
よびその下部のゲート絶縁膜を選択的に除去することに
よりコンタクトホールを開口するようにしたものである
。(Means for Solving the Problems) The present invention provides an insulating film that covers the upper and side surfaces of a gate electrode formed on the surface of an active element region surrounded by a first element isolation film of a semiconductor substrate with a gate insulating film interposed therebetween. After that, an oxidation-resistant sidewall is formed on the side surface of the gate electrode covered with this insulating film, and then an oxidation-resistant sidewall is formed on the side surface of the gate electrode covered with this insulating film. A second layer is formed on the surface of the element region.
A contact hole is formed by forming an element isolation film, and then selectively removing the oxidation-resistant sidewall and the gate insulating film therebelow.
（作 用）
かかる方法によれは、ゲート電極側面の絶縁膜と第２の
素子分離膜との間に形成された耐酸化性側壁とその下部
のゲート絶縁膜とが選択的に除去されることによってコ
ンタクトホールが開口されるので、コンタクトホールは
ゲート電極側面の絶縁膜と第２の素子分離膜とに対し自
己整合的に形成されることになり、従来のようにコンタ
クトホール周辺の合わせ余裕を見込む必要がなくなる。(Function) According to this method, the oxidation-resistant sidewall formed between the insulating film on the side surface of the gate electrode and the second element isolation film and the gate insulating film below the oxidation-resistant sidewall are selectively removed. Since the contact hole is opened by , the contact hole is formed in a self-aligned manner with the insulating film on the side surface of the gate electrode and the second element isolation film. There is no need to anticipate.
（実施例） 以下、実施例により本発明を説明する。(Example) The present invention will be explained below with reference to Examples.
第１図は、ｐ型半導体基板上にｎチャネル型のＭＩＳ）
ランジスタを形成する場合に適用した本発明の一実施例
を示す。Figure 1 shows an n-channel MIS on a p-type semiconductor substrate)
An embodiment of the present invention applied to forming a transistor is shown.
まず同図（ａ）に示すように公知の選択酸化法によりｐ
型の半導体基板１１表面に、素子分離膜１２とこの素子
分離膜１２に囲まれた能動素子領域１３を形成した後、
この能動素子領域１３表面にゲート絶縁膜１４を熱酸化
法により形成する。First, as shown in the figure (a), p
After forming an element isolation film 12 and an active element region 13 surrounded by the element isolation film 12 on the surface of the semiconductor substrate 11,
A gate insulating film 14 is formed on the surface of this active element region 13 by thermal oxidation.
尚、熱酸化は例えば９００°Ｃ乾燥酸素雰囲気で行ない
、ゲート絶縁膜１４の膜厚は例えば１５０人とする。こ
の後、基板全面にポリシリコン膜を２０００Ａ堆積し、
その上にＣＶＤ法による二酸化シリコン（Ｓ ｉＯ２）
膜を２０００Ａ堆積し、これをパターニングしてゲート
ポリシリコン層１５および第１層間絶縁膜１６を形成す
る。この後、第１図（ｂ）に示すように、８５０°Ｃの
水素燃焼酸化法で、ゲートポリシリコン層１５の側面を
酸化することにより、第１層間絶縁膜１６を拡張してゲ
ートポリシリコン層１５の側面をも覆わせた後、基板全
面に耐酸化性の窒化シリコン膜１７を２０００人の膜厚
で堆積する。この後、第１図（Ｃ）に示すように、方向
性エツチングにより窒化シリコン膜 １７を除去してゲ
ート電極側面部分にだけ残存させることにより、残存し
た窒化シリコンの耐酸化性側壁１８を側壁厚２２００八
で形成する。次いで、９００℃の水素燃焼酸化法により
、耐酸化性側壁１８で覆った部分より外方の能動素子領
域表面に第２素子分離膜１９を２０００への膜厚で形成
する。その後、第１図−’／ −
（ｄ）に示すように、窒化シリコンの耐酸化性側壁１８
をエツチングレートの相違（選択比）を利用して選択的
に除去し、さらにその下部のゲート絶縁膜１４をその膜
厚の薄さを利用して等方性エツチングにより除去し、こ
れにより、第１層間絶縁膜１６と第２素子分離膜１９と
に対して自己整合的に第１コンタクトホール２０を開口
する。そして、その上にリンドープしたポリシリコンを
堆積しこれをパターニングしてソース・ドレインポリシ
リコン層２１を形成する。その後、全表面に第２層間絶
縁膜２２を形成し、次いで９００℃で３０分間の熱処理
によりソース・ドレインポリシリコン層２１からの拡散
によりソース・ドレイン拡散層２３を形成する。そして
、その上に第２層間絶縁膜２２を形成した後、この第２
層間絶縁膜２２の所定部分に第２コンタクトホール２４
を開孔し、その上に配線金属層２５を形成する。The thermal oxidation is performed at, for example, 900° C. in a dry oxygen atmosphere, and the thickness of the gate insulating film 14 is, for example, 150. After this, a 2000A polysilicon film was deposited on the entire surface of the substrate.
On top of that, silicon dioxide (S iO2) is deposited using the CVD method.
A film of 2000 Å is deposited and patterned to form a gate polysilicon layer 15 and a first interlayer insulating film 16. Thereafter, as shown in FIG. 1(b), the side surfaces of the gate polysilicon layer 15 are oxidized using a hydrogen combustion oxidation method at 850° C., thereby expanding the first interlayer insulating film 16 and forming the gate polysilicon layer 15. After covering the side surfaces of the layer 15, an oxidation-resistant silicon nitride film 17 is deposited to a thickness of 2000 nm over the entire surface of the substrate. Thereafter, as shown in FIG. 1(C), the silicon nitride film 17 is removed by directional etching and left only on the side surfaces of the gate electrode, thereby increasing the oxidation-resistant sidewall 18 of the remaining silicon nitride. Formed at 22008. Next, a second element isolation film 19 is formed to a thickness of 2,000 mm on the surface of the active element region outward from the portion covered with the oxidation-resistant sidewall 18 by a hydrogen combustion oxidation method at 900°C. Thereafter, as shown in FIG.
is selectively removed using the difference in etching rate (selectivity), and the gate insulating film 14 underneath is removed by isotropic etching using its thin film thickness. A first contact hole 20 is opened in self-alignment with the first interlayer insulating film 16 and the second element isolation film 19. Then, phosphorus-doped polysilicon is deposited thereon and patterned to form a source/drain polysilicon layer 21. After that, a second interlayer insulating film 22 is formed on the entire surface, and then a source/drain diffusion layer 23 is formed by diffusion from the source/drain polysilicon layer 21 by heat treatment at 900° C. for 30 minutes. After forming the second interlayer insulating film 22 thereon, this second
A second contact hole 24 is formed in a predetermined portion of the interlayer insulating film 22.
A hole is opened and a wiring metal layer 25 is formed thereon.
こうして作成したＭ工Ｓトランジスタは、第１図（ｄ）
に示したように、第１コンタクトホール２０が第２素子
分離膜１９及びゲートポリシリコン層１５側面の第２層
間絶縁膜１６に対し自己整合的に形成されるため、各々
の間の位置合わせ余裕は不用となる。つまり、ゲート長
ａ１第１コンタクトホール径Ｃ及びゲートポリシリコン
層１６とソース・ドレインポリシリコン層２１間の第１
層間絶縁膜幅ｅによってトランジスタの大きさが決まり
、第３図の従来構造の場合の合わせ余裕す。The M-engine S transistor thus created is shown in Figure 1(d).
As shown in FIG. 2, since the first contact hole 20 is formed in a self-aligned manner with respect to the second element isolation film 19 and the second interlayer insulating film 16 on the side surface of the gate polysilicon layer 15, there is no alignment margin between each. becomes unnecessary. That is, the gate length a1, the first contact hole diameter C, and the first contact hole diameter C between the gate polysilicon layer 16 and the source/drain polysilicon layer 21.
The size of the transistor is determined by the interlayer insulating film width e, and the alignment margin in the conventional structure shown in FIG.
ｄは不用となる。例えば、前述の従来例と同じデザイン
ルールを用いた場合には、ａ＝１．０μｍ１ｅ＝０．２
μｍ、ｃ＝１．０μｍであるから、このトランジスタの
大きさはａ＋２ｅ＋２ｃ＝３．４μｍとなり、従来例の
５．０μｍに対し３２％の縮小か実現される。また、ソ
ース◆ドレイン拡散層については、第３図の従来構造で
は横方向の拡散長をのぞいて４．０μｍの長さがあった
のに対して、本発明においては同じく横方向の拡散長を
のぞくと、２．０μｍの長さとなり、１／２の大きさに
減少することが可能になる。その結果、拡散層容量が低
減されてトランジスタの動作速度が改善される。例えば
、ゲート長ａ＝１．０μｍのルールで形成したファンア
ウトか１つの５１段のリングオッシレータによって求め
た１ゲートあたりの遅延時間は、従来構造の場合約２２
０ ｐｓｅｃであったのに対し、本発明によるリングオ
ツシレータでは約１８０ ｐｓｅｃであった。d becomes unnecessary. For example, when using the same design rule as the conventional example described above, a=1.0μm1e=0.2
Since μm and c=1.0 μm, the size of this transistor is a+2e+2c=3.4 μm, which is 32% smaller than the conventional example of 5.0 μm. In addition, regarding the source◆drain diffusion layer, in the conventional structure shown in Fig. 3, the length was 4.0 μm excluding the lateral diffusion length, whereas in the present invention, the length was 4.0 μm excluding the lateral diffusion length. When looked at, it has a length of 2.0 μm, which makes it possible to reduce the size to 1/2. As a result, the diffusion layer capacitance is reduced and the operating speed of the transistor is improved. For example, the delay time per gate determined by a fanout formed according to the gate length a = 1.0 μm rule or by one 51-stage ring oscillator is approximately 22
0 psec, whereas the ring oscillator according to the present invention had approximately 180 psec.
尚、上記実施例においてはソース・ドレイン拡散層２３
を、ソース・ドレインポリシリコン層２１からの拡散に
よって形成したが、耐酸化性側壁１８を除去した段階で
イオン注入によって形成することもできる。この場合は
、拡散による場合に比べて、ソース・ドレイン拡散層２
３とソース・ドレインポリシリコン層２１とのオーミッ
クコンタクトか取りにくいが、この場合はソース・ドレ
インポリシリコン層２１を通してシリコン等をイオン注
入するいわゆるイオンミキシングを行なうことにより、
オーミックコンタクトをとることができる。尚、このよ
うにイオン注入によりソース・ドレイン拡散層２３を形
成する場合においては、ソース・ドレインポリシリコン
層２１を設けずに、配線金属層２５をソース・ドレイン
拡散層２３に直接接続することもコンタクトの良好性を
無視すれば理論上は可能である。Note that in the above embodiment, the source/drain diffusion layer 23
is formed by diffusion from the source/drain polysilicon layer 21, but it can also be formed by ion implantation after the oxidation-resistant sidewall 18 is removed. In this case, the source/drain diffusion layer 2
Although it is difficult to make ohmic contact between 3 and the source/drain polysilicon layer 21, in this case, by performing so-called ion mixing in which ions of silicon or the like are implanted through the source/drain polysilicon layer 21,
You can make ohmic contact. Note that when forming the source/drain diffusion layer 23 by ion implantation in this manner, the wiring metal layer 25 may be directly connected to the source/drain diffusion layer 23 without providing the source/drain polysilicon layer 21. It is theoretically possible if the quality of contact is ignored.
また、以上の実施例においてはｎチャネル型のＭＩＳ）
ランジスタを形成する場合について説明したが、不純物
型を入れかえることにより、ｐチャネル型のＭＩＳＩ−
ランジスタにも本発明は適用できる。In addition, in the above embodiment, an n-channel MIS)
Although we have explained the case of forming a transistor, by replacing the impurity type, p-channel type MISI-
The present invention can also be applied to transistors.
以上説明したように、本発明によれば、コンタクトホー
ルが自己整合的に形成できるため、コンタクトホール周
辺の合わせ余裕を見込む必要が無くなり、かつソース・
ドレイン拡散層を縮小できるので、ＭＩＳトランジスタ
の寸法を縮小できかつ動作速度の高速化を図ることがで
きる。As explained above, according to the present invention, since the contact hole can be formed in a self-aligned manner, there is no need to allow for alignment margin around the contact hole, and the source
Since the drain diffusion layer can be reduced, the size of the MIS transistor can be reduced and the operating speed can be increased.
第１図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
を示したＭＩＳトランジスタの工程断面図、第２図は従
来の半導体装置の製造方法によるＭＩＳＩ−ランジスタ
の平面図、第３図は同じく従来の半導体装置の製造方法
によるＭＩＳトランジスタの断面図である。
１１・・・半導体基板、１２・・・素子分離膜、１３・
・・能動素子領域、１４・・・ゲート絶縁膜、１５・・
・ゲートポリシリコン層、１６・・・第１層間絶縁膜、
１７・・・窒化シリコン膜、１８・・・耐酸化性側壁、
１９・・・第２素子分離膜、２０・・・第１コンタクト
ホール、２１・・・ソース・ドレインポリシリコン層、
２２・・・第２層間絶縁膜、２３・・ソース・ドレイン
拡散層、２４・・・第２コンタクトホール、２５・・・
配線金属層。
出願人代理人 佐 藤 −雄
躬２図
躬 １ 図
処３図1(a) to 1(d) are process cross-sectional views of an MIS transistor showing the method of manufacturing a semiconductor device of the present invention, FIG. 2 is a plan view of a MISI transistor according to a conventional method of manufacturing a semiconductor device, and FIG. The figure is also a cross-sectional view of a MIS transistor produced by the conventional method of manufacturing a semiconductor device. 11... Semiconductor substrate, 12... Element isolation film, 13.
... Active element region, 14... Gate insulating film, 15...
- Gate polysilicon layer, 16... first interlayer insulating film,
17... Silicon nitride film, 18... Oxidation-resistant sidewall,
19... Second element isolation film, 20... First contact hole, 21... Source/drain polysilicon layer,
22... Second interlayer insulating film, 23... Source/drain diffusion layer, 24... Second contact hole, 25...
Wiring metal layer. Applicant's agent Sato - Yumani 2 illustrations 1 illustrations 3 illustrations
Claims (1)
囲まれた能動素子領域表面にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記ゲート電極の上面および
側面を絶縁膜で被覆する工程と、絶縁膜で被覆した前記
ゲート電極の側面に耐酸化性の側壁を形成する工程と、
前記ゲート電極と前記絶縁膜と前記耐酸化性側壁とで覆
われた部分以外の前記能動素子領域表面に第２の素子分
離膜を形成する工程と、前記耐酸化性側壁とその下部の
ゲート絶縁膜とを選択的に除去することによりコンタク
トホールを開口する工程と、このコンタクトホールに対
応する前記基板表面に第２導電型のソース・ドレイン拡
散層を形成する工程と、前記コンタクトホールを通して
前記ソース・ドレイン拡散層に電気的に接続された配線
層を形成する工程とを有する半導体装置の製造方法。 ２、前記ゲート電極を被覆する絶縁膜は、二酸化シリコ
ンにより形成する特許請求の範囲第１項記載の半導体装
置の製造方法。 ３、前記配線層形成工程は、前記コンタクトホールを含
む前記素子分離膜上にソース・ドレイン拡散層と電気的
に接続された第１の配線層を形成する工程と、この第１
の配線層上に第２のコンタクトホールを有する層間絶縁
膜を形成する工程と、この層間絶縁膜上に前記第２のコ
ンタクトホールを通して前記第１の配線層と電気的に接
続された第２の配線層を形成する工程とを有する特許請
求の範囲第１項記載の半導体装置の製造方法。 ４、前記第１の配線層は、第２導電型の多結晶シリコン
により形成する特許請求の範囲第３項記載の半導体装置
の製造方法。 ５、前記ソース・ドレイン拡散層は、前記第１の配線層
からの不純物拡散によって形成する特許請求の範囲第４
項記載の半導体装置の製造方法。 ６、前記ソース・ドレイン拡散層は、前記コンタクトホ
ールを通しての不純物イオン注入により形成する特許請
求の範囲第１項記載の半導体装置の製造方法。[Claims] 1. Forming a gate electrode on the surface of an active element region surrounded by a first element isolation film of a first conductivity type semiconductor substrate via a gate insulating film, and forming a gate electrode on the upper surface of the gate electrode. and a step of coating the side surface with an insulating film, and a step of forming an oxidation-resistant sidewall on the side surface of the gate electrode covered with the insulating film.
forming a second device isolation film on the surface of the active device region other than the portion covered by the gate electrode, the insulating film, and the oxidation-resistant sidewall; forming a second conductivity type source/drain diffusion layer on the substrate surface corresponding to the contact hole; and forming a second conductivity type source/drain diffusion layer through the contact hole. - A method for manufacturing a semiconductor device, which includes the step of forming a wiring layer electrically connected to a drain diffusion layer. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film covering the gate electrode is formed of silicon dioxide. 3. The wiring layer forming step includes a step of forming a first wiring layer electrically connected to the source/drain diffusion layer on the element isolation film including the contact hole;
forming an interlayer insulating film having a second contact hole on the wiring layer; and forming a second interlayer insulating film electrically connected to the first wiring layer through the second contact hole on the interlayer insulating film. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of forming a wiring layer. 4. The method of manufacturing a semiconductor device according to claim 3, wherein the first wiring layer is formed of polycrystalline silicon of a second conductivity type. 5. The source/drain diffusion layer is formed by impurity diffusion from the first wiring layer.
A method for manufacturing a semiconductor device according to section 1. 6. The method of manufacturing a semiconductor device according to claim 1, wherein the source/drain diffusion layer is formed by implanting impurity ions through the contact hole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11749387A JPS63283065A (en) | 1987-05-14 | 1987-05-14 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11749387A JPS63283065A (en) | 1987-05-14 | 1987-05-14 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63283065A true JPS63283065A (en) | 1988-11-18 |
Family
ID=14713092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11749387A Pending JPS63283065A (en) | 1987-05-14 | 1987-05-14 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63283065A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144394A (en) * | 1989-09-01 | 1992-09-01 | Hitachi, Ltd. | Semiconductor device and method for fabricating same |
| KR100891429B1 (en) | 2006-04-06 | 2009-04-06 | 주식회사 하이닉스반도체 | A high voltage transistor in a semiconductor device and manufacturing method of the same |
-
1987
- 1987-05-14 JP JP11749387A patent/JPS63283065A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144394A (en) * | 1989-09-01 | 1992-09-01 | Hitachi, Ltd. | Semiconductor device and method for fabricating same |
| KR100891429B1 (en) | 2006-04-06 | 2009-04-06 | 주식회사 하이닉스반도체 | A high voltage transistor in a semiconductor device and manufacturing method of the same |
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