JPS58148445A - 相補形電界効果型トランジスタの製造方法 - Google Patents

相補形電界効果型トランジスタの製造方法

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JPS58148445A JP57218480A JP21848082A JPS58148445A JP S58148445 A JPS58148445 A JP S58148445A JP 57218480 A JP57218480 A JP 57218480A JP 21848082 A JP21848082 A JP 21848082A JP S58148445 A JPS58148445 A JP S58148445A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、高密度に集積化された半導体構造を製造す
る方法、更に詳細には、Ｎ及びＰチャネル・トランジス
タの両方を共通な基板上に形成するＣ　Ｍ　ＯＳ　（Ｃ
ｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ　０ｘｉｄｅ　Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ）技術により、高密度なトラ
ンジスタの配列を持つ相補形電界効果型トランジスタ乞
簡単に製造する方法に関する。
現在のリングラフィの技術能力によりＮチャネル・トラ
ンジスタ乞裂造する場合においてさえも、集積化された
半導体構造の冷却限界が、トランジスタの量および機能
の種類乞制限している。冷却の問題は、集積化された半
導体チップの大きさが大きくなり、そして、リソグラフ
ィの寸法が小さくなるにつれて、厳しくなる。この問題
を解決する重要な方法として、待機中にほとんど電力乞
消費しない０ＭＯ８技術による装置を使用することが考
えられている。
従来の０ＭＯ８技術においては、寄生的なシリコン制御
整流素子として働く不必要なバイポーラ装置が、いくつ
かのＮおよびＰ型領域がら形成されることが知られてい
る。この寄生的なバイポーラ装置の育効ベース幅が十分
に大きい限り、この寄生的なバイポーラ装置は０ＭＯ８
の動作に対してあまり重要な影響を与えない。しかし、
超ＬＳＩ技術などのように大変に高密度な装置乞製造す
る時、このように大きな幅は、半導体構造またチップ中
において法外な量の領域乞浪費する。このような寄生的
なバイポーラ効果ン除去するために、ＣＭＯ８装置乞装
置アサファイア基板な絶縁体基板上に製造して、Ｐチャ
ネル装置からＮチャネル装置乞電気的に絶縁することが
知られている。
従来のＣＭＯ３装置の製造方法としては、例えば、１９
７５年６月１６日出願の米国特許第ｊ００２５０１号と
、１９７８年１２月１１日出願の米国特許第４１８３１
３４号とがある。これらには、制御されたチャネル長と
、ソース領域およびドレイン領域を覆う厚い絶縁体を用
いることにより得られる小さいゲート重複容量と、を有
する相補型装置の製造方法が示されている。
この発明の目的は、厳重に制御された装置および配線パ
ラメータをＭｊる高密度の構造を低コストで製造する０
ＭＯ８技術の改良された簡単な製造方法を提供すること
である。この発明の製造方法は、例えば、半導体基板、
シリコン・オン・サファイアおよびシリコン・オン・イ
ンシュレータの技術に適用できる。
＋ この発明によれば、Ｎ　のソースおよびドレイン領域に
より区切られるチャネル領域ｙａ’有するＮ＋ 型トランジスタを含む第１部分と、Ｐ　のソースおよび
ドレイン領域により区切られるチャネル領域を有するＰ
型トランジスタ乞含む第２部分とを備えた半導体層に、
相補形電界効果型トランジスタケ形成する製造方法が提
供される。絶縁層が、チャンネル領域上に薄い絶縁膜を
形成しながら第１部分および第２部分上に置かれている
。この発明の製造方法は、第１部分または第２部分の一
方の部分χ望む開口部が設けられたマスキング層として
のフォトレジスト層χ絶縁層上に塗布する段階と、第１
不純物乞前述の一方の部分のチャネル領域内に導入して
その領域内の不純物を調整する段階と、第１導電体を前
述の一方の部分のチャネル領域上に置かれた薄い絶縁膜
上に配設する段階と、フォトレジスト層を除去する段階
と、第２不純物ン第１部分または第２部分の他方の部分
のチャネル領域内に導入してその領域内の不純物を調整
する段階と、第２導電体乞前述の他方の部分のチャネル
領域上に置かれた薄い絶縁膜上に配設するとともに前記
第１導電体と接触するように配設する段階とχＭする。
第２導電体は、第１導電体とは異なる仕事関数を持つ。
第１導電体は、好ましくは、ケイ化白金（ｐｌａｔｉｎ
ｕｍ　　５ｉｌｉｃｉｄｅ）であってよく、一方、第２
導電体はアルミニウムであってよい。
この発明の前述の目的、他の目的、特徴および効果は、
以下に図面を参照して詳細に説明されるこの発明の一実
施例の説明から明らかとなるであろう。
以下、この発明χ図示の一実施例に基いて説明する。
第１図ないし第９図は、この発明の一実施例による相補
形電界効果型トランジスタの製造方法を示すものである
。
第１図には、この実施例の製造方法により製造されるＣ
ＭＯＳ構造の製造初期の状態が断面で示されている。こ
のＣＭＯＳ構造は、サファイアなどで作られる絶縁体基
板１０と、この絶縁体基板１０上に成長される好ましく
はＮ型シリコンであるエピタキシャル半導体層１２と７
有する。このシリコン層１２上に薄い二酸化シリコン層
１４が形成され、この二酸化シリコン層１４上に、好ま
しくは周知の低圧化学蒸着技術により窒化シリコン層１
６が配設される。たとえば、エピタキシャル・シリコン
層１２の厚さは０．５マイクロメータ（０，５Ｘ１０’
ｍ）であってよく、層１４および層１６の厚さは１５ナ
ノメータ（１５Ｘ１０−’ｍ）であってよい。Ａ−レベ
ル・マスク乞用いて、シリコン島２２の輪隔ン形成する
ため、エピタキシャル・シリコン層１２に開口部１８お
よび２０が形成される。これは、図示しないフォトレジ
スト・マスクで、窒化シリコン層１６と二酸化シリコン
層１４乞それぞれ、四フッ化炭素（ＣＦ４　）および酸
素ガスの雰囲気中でエツチングをし、さらにその後、四
フッ化炭素および水素ガス雰囲気中でエツチングをし、
そして、エピタキシャル・シリコン層１２ン、四フッ化
炭素および酸素ガス雰囲気中で約０６マイクロメータエ
ツチングすることで行われる。フォトレジスト・マスク
はその後、酸素プラズマで剥がされ、そして、残された
ＣＭＯ８構造の表面は、周知の工程により清浄される。
開口部２６および２８乞有するＢ−レベル・フォトレジ
スト・マスク２４が、窒化シリコン層１６およびシリコ
ン層１２上に第２図に示すように設けられる。Ｎ＋のソ
ースおよびドレイン領域３０および′５２が、シリコン
島２２内に砒素イオンを周知のイオン注入技術により、
好ましくけ、初めは、１８０Ｋｅｖのエネルギで１平方
センチ・メータ当りＩ　Ｘ　１０１５ドーズ量で、その
後、５゜Ｋ　ｅ　Ｖのエネルギで１平方センチメータ当
り１×１０　ドーズ量で行うことにより、それぞれ形成
される。窒化シリコン層１６および二酸化シリコン層１
４が、フォトレジスト層２４の開口部２６および２８ケ
経てエツチング−され、そして、第６図に示すように、
フォトレジスト層２４が除去されて、ソースおよびドレ
イン領域３ｏおよび５２間に二酸化シリコン層１４′と
窒化シリコン層１６′とが残される。砒素の一部はシリ
コン島２２内に、４５分間の９００℃から１０００℃の
ドライ窒素アニールによりドライブされる。
第４図に示されるように、開口部３６お↓び５゜８ン有
するＣ−レベル・フォトレジスト・１スク３４が、窒化
シリコン層１６とエピタキシャル・シリコン層１２上に
設けられる。Ｐ十のソースおよびドレイン領域乞形成す
るイオン注入が、好ましくはホウ素を用いてマスク６４
の開口部３６および６８を経てシリコン島２２に、初め
は好ましくは８０　Ｋ　ｅ　Ｖのエネルギで一平方セン
チメータ当り２×１０　ドーズ量で、そして、次に、５
０ＫｅＶのエネルギで１平方センチメータ当り２×１０
　ドーズ量で行なわれる。窒化シリコン層１６および二
酸化シリコン層１４が、フォトレジスト・マスク層６４
の開口部５６および６８ケ経てエツチングされ、そして
、周知の技術によりフォトレジスト・マスク層６４が除
去される。ホウ素と砒素は、２５ｑ６の酸素と窒素内に
８００ないし９００℃の温度で１５分間、そしてその後
の１０００℃の窒素のドライ窒素アニールにより、シリ
コン島２２内にさらにドライブされて、シリコン島２２
内に第５図に示すようにＮ＋領域３０’および３２′と
、Ｐ十領域４０および４２ン形成する。薄い二酸化シリ
コン層１４″および窒化シリコン層１６″は、層１４′
および層１６′と同様に、ソース領域４０およびドレイ
ン領域４２の間に配置される。
第５図に示されるＣＭＯ８構造は、今、９００℃の温度
に加熱され、この温度で４チの塩化水素と水蒸気内に約
一時間維持され、ソースおよびドレイン領域３０′、６
２′、４０および４２の表面を二酸化シリコンに変え、
第６図に示すように、比較的に厚い絶縁層４４を、窒化
シリコン層１６′および１６″で保護された部分を除い
て形成する。
第７図に示すように、窒化シリコン層１６″を露呈する
ように配された開口部４８を有するマスキング層として
のＤ−レベル・フォトレジスト・マスク４６が０ＭＯ８
構造上だ形成される。フォトレジスト・マスク４６を障
壁として用いてイオン注入される第１不純物としてのす
／（燐）Ｉ／１１が、マスク４６の開口部４８を経て導
入され、窒化シリコン１６″および二酸化シリコン１４
″の下のＰチャネルの閾値を所望の値に調整する。
約２００ナノメータの厚さの好ましくはＰ十型の多結晶
シリコンの層が、フォトレジスト・マスク４６の上と、
開口部４８を経て窒化シリコン層１６″の上およびその
付近の厚い絶縁層４４上に配設される。周知のリフトオ
フ技術を用いて、フォトレジスト・マスク４６と、マス
ク４６上に配置された多結晶シリコンの全てが除去され
、窒化シリコン層１６″の上とその付近の厚い絶縁層４
４の上の部分に配設された多結晶シリコンの部分のみが
残される。
そして、白金の層が、この０ＭＯ８構造上に配設され、
適当に加熱されることにより窒化シリコン層１６″上と
その付近の厚い絶縁層４４上とに残された多結晶シリコ
ンと反応して、第１導電体としてのケイ化白金ゲート電
極５０を第８図に示すように形成する。多結晶シリコン
と反応しな力１つた全ての白金は、適当なエッチャント
、例えばよく知られているアクア・レジア（ａｑｕａ　
　ｒｅｇｉａ）により除去される。
ケイ化白金ゲート電極５０と厚い絶縁層４４をマスクと
して、第２不純物としてのホウ素イオンＩ／Ｉ　２の注
入が薄い窒化シリコン１６′および二酸化ケイ素１４′
を介して行なわれる。この注入は、Ｎ型エピタキシャル
・シリコン層１２の一部分を第８図に示すようなＰ型頭
域５２に効果的に変換する。この領域５２は、ソースお
よびドレイン領域６０′および６２′を有するＮチャネ
ル・トランジスタのチャネル領域として用いられ、また
、このイオン注入はチャネル領域５２の閾値を調整する
。Ｎ型領域５４は、ソースおよびドレイン領域４０およ
び４２を有するＰチャネル・トランジスタのチャネル領
域として用いられる。ホウ素イオン注入Ｉ／Ｉ　２は、
初め大よそ３ＱＫｅＶのエネルギで一平方センチメータ
当り６Ｘ１０”ドーズで行なわれ、そして、次に、大よ
そ１３０Ｋ　ｅ　Ｖのエネルギで一平方センチメータ当
り２×１０１２ドーズで行なわれる。注入されたイオン
を活性化するため、このＣＭＯ８構造は、８００℃ない
し９００℃の温度の窒素雰囲気中で大よそ１５分間アニ
ールされる。
図示しないＥ−レベル・マスクが所望の接点の輪郭を形
成するために用いられる。この接点領域は、従来技術、
たとえば、四フッ化炭素と水素との反応的なイオンとウ
ェット・エッチを用いることにより開孔される。
図示しないＦ−レベル・マスクの使用と、アルミニウム
やチタンや高融点金属のケイ化物などの導電層の配設と
、周知のリフトオフ技術とを用いて、第２導電体として
の導電線５６の輪郭が導電層に開口部５８や６０を設け
て形成される。導電線５６は、Ｎチャネル・トランジス
タのゲート電極として機能し、また、６ＭＯ８装置のＰ
チャネル・トランジスタのケイ化白金ゲート電極５０へ
接触している。
以上説明してきたように、この発明の方法は、非常に簡
潔で、たった６つのマスキング・ステップを必要とする
だけで、大変に密度の高いＣＭＯ８構造を形成する。Ｐ
チャネル・トランジスタおよびＮチャネル・トランジス
タのチャネル長は、高速度な短チャネルを生ずるように
、厳重に制御される。ＰチャネルおよびＮチャネル・ト
ランジスタのソースお゛よびドレイン領域上に厚い酸化
層を形成する工程により、このＣＭＯ８構造は、小さい
ゲート電極重複容量を肩する。さらに、Ｐチャネル・ゲ
ート電極の材料がケイ化白金であり、Ｎチャネル・ゲー
ト電極の材料が、例えば、アルミニウムやチタンなどの
ケイ化白金とは異なる仕事関数を有するものであるため
、ＰチャネルおよびＮチャネルの両方のトランジスタの
閾値電圧は、より低い値を持つ。これは、集積回路を大
変高密度でかつ低電圧に設計する際に特に重要なことで
ある。
リンおよびホウ素のイオン注入技術Ｉ／Ｉ　１およびＩ
／Ｉ　２をそれぞれ利用することにより、Ｐチャネルお
よびＮチャネル・トランジスタの両方のチャネル・ドー
ピング輪郭を良く制御できる。また、ケイ化白金ゲート
電極５０は、イオン注入の際の障壁として、また、Ｐチ
ャネル・トランジスタの閾値電圧の大きさを制御するた
めの高仕事関数の材料としての両方に効果的に用いられ
ていることに注意すべきである。
この発明の一実施例が、今までに詳細に説明されてきた
が、この発明の範囲内で多くの変更が可能である。たと
えば、イオン注入のドーズ量やエネルギ・レベル、酸化
やイオン・ドライブーイ／の時間および温度は、典型的
なものだけが述べられている。また、第１導電体として
のゲート電極５０は、例えば、コバルト、イリジウムや
ケイ化ロジウム、捷たはタングステン、モリブデンやタ
ンタルなどの高融点金属、または高融点金属と多結晶シ
リコンとの結合を用いてもよい。第２導電体としての導
電線５６は、アルミニウムやチタンばかりでなく、モリ
ブデンやタングステン、または高融点金属のケイ化物を
用いてもよい。
【図面の簡単な説明】
第１図ないし第９図は、この発明の一実施例による相補
形電界効果型トランジスタの製造方法を示すＣＭＯ８構
造の断面図である。 １０・・・・絶縁体基板、１２・・・・半導体層（シリ
コン層）、３０’、５２′、４０．４２・・・・ソース
およびドレイン領域、４４・・・・絶縁層、４６・・・
・マスキング層（フォトレジスト・マスク）、５０・・
・・第１導電体（ゲート電極）、５２．５４・・、・チ
ャネル領域、５６・・・・第２導電体（導電線）、Ｉ／
Ｉ　１・・・・第１不純物（リン）、Ｉ／Ｉ２・パ・・
第２不純物（ホウ素）。

Claims (1)

  1. 【特許請求の範囲】 Ｎ型のソース及びドレイン領域に区切られるチャネル領
    域７持つＮ型トランジスタ乞含む第１部分、Ｐ型のソー
    ス及びドレイン領域に区切られるチャネル領域を持つＰ
    型トランジスタχ含む第２部分？Ｈする半導体層と、前
    記第１部分及び前記第２部分上乞覆う絶縁層と、から相
    補形電界効果型トランジスタを製造する方法に於て、前
    記第１部分または前記第２部分の一方の部分の上部に開
    口部ぞ育するマスキング層ン、前記絶縁層上に設ける段
    階と、 第１不純物乞、前記一方の部分のチャネル領域に導入し
    てこのチャネル領域内の不純物乞調整する段階と、第１
    導電体乞、前記第１部分のチャネル領域の上部の前記絶
    縁層上に配設する段・階と、前記マスキング層乞除去す
    る段階と、 第２不純物ケ、前記第１部分及び前記第２部分の他方の
    部分のチャネル領域内に導入して、このチャネル領域内
    の不純物ン調整する段階と、前記第１導電体の仕事関数
    とは異なる仕事関数を持つ第２導電体を、前記他方の部
    分のチャネル領域の上部の前記絶縁層上に配設するとと
    もに前記第１導電体と接触させる段階と、 ン有することを特徴とする相補形電界効果型トランジス
    タの製造方法。
JP57218480A 1982-02-26 1982-12-15 相補形電界効果型トランジスタの製造方法 Granted JPS58148445A (ja)

Applications Claiming Priority (2)

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US06/352,990 US4399605A (en) 1982-02-26 1982-02-26 Method of making dense complementary transistors
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JPS58148445A true JPS58148445A (ja) 1983-09-03
JPH043670B2 JPH043670B2 (ja) 1992-01-23

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US (1) US4399605A (ja)
EP (1) EP0087573B1 (ja)
JP (1) JPS58148445A (ja)
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