JPS63271537A - Interruption controller - Google Patents
Interruption controllerInfo
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- JPS63271537A JPS63271537A JP10536587A JP10536587A JPS63271537A JP S63271537 A JPS63271537 A JP S63271537A JP 10536587 A JP10536587 A JP 10536587A JP 10536587 A JP10536587 A JP 10536587A JP S63271537 A JPS63271537 A JP S63271537A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、数値演算プロセッサからの割り込みベクタが
固定されたマイクロプロセッサを用いたコンピュータシ
ステムにおいて、数値演算プロセッサはからの割り込み
ベクタを変換可能にする割り込み制御装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a computer system using a microprocessor in which an interrupt vector from a numerical processor is fixed, in which the numerical processor can convert the interrupt vector from the numerical processor. The present invention relates to an interrupt control device.
［従来の技術］
従来、数値演算プロセッサからの割り込みベクタが固定
されているマイクロプロセッサを用いたコンピュータシ
ステムにおいては、第５図のように、マイクロプロセッ
サと数値演算プロセッサは直接接続されていた。[Prior Art] Conventionally, in a computer system using a microprocessor in which an interrupt vector from a numerical processor is fixed, the microprocessor and numerical processor are directly connected, as shown in FIG.
［発明が解決しようとする問題点］
しかし、数値演算プロセッサからの割り込みベクタが固
定されていることにより、コンピュータシステム設計上
、数値演算プロセッサからの割り込みを設計書の思いど
うりに出来ないという問題点を有していた。[Problems to be solved by the invention] However, because the interrupt vector from the numerical processor is fixed, there is a problem in computer system design that interrupts from the numerical processor cannot be handled as desired in the design document. It had a point.
そこで、本発明の従来のこのような問題点を解決するた
めに、数値演算プロセッサからの割り込みベクタを１割
り込みコントローラを用いることにより変更可能とする
ことを目的とする。Therefore, in order to solve these conventional problems, it is an object of the present invention to make it possible to change the interrupt vector from the numerical arithmetic processor by using one interrupt controller.
Ｌ問題点を解決するための手段］
上記問題点を解決するために、本発明では、数値演算プ
ロセッサとマイクロプロセッサを直接接続するのではな
く、第１図のように割り込みコントローラを介してマイ
クロプロセッサに割り込みをかけるようにすることで、
割り込みコントローラにより、割り込みベクタの変更が
可能となることを特徴とする。Means for Solving Problem L] In order to solve the above problem, in the present invention, instead of directly connecting the numerical processor and the microprocessor, the microprocessor is connected to the microprocessor via an interrupt controller as shown in FIG. By interrupting the
The interrupt controller is characterized in that the interrupt vector can be changed.
〔作用］
上記のように構成された割り込み制御装置を、コンピュ
ータシステムに用いることにより、数値演算プロセッサ
からの割り込みを、割り込みコントローラを介して行う
ことにより、その割り込みベクタを変更可能にすること
ができる。[Operation] By using the interrupt control device configured as described above in a computer system, it is possible to change the interrupt vector by handling an interrupt from a numerical processor via the interrupt controller. .
［実施例］
以下に本発明の具体的実施例を示めす。未実施例では、
マイクロプロセッサとして８０２８６ＣＰＵ、数値演算
プロセッサとして８０２８７ＮＰＸを用いた場合につい
て説明する。[Example] Specific examples of the present invention are shown below. In an unimplemented example,
A case will be described in which an 80286 CPU is used as a microprocessor and an 80287NPX is used as a numerical calculation processor.
第２図は、本発明を実現するための割り込み制御ｉｊ装
竹の制御回路の回路図、第３図にタイミングチャートを
示す。FIG. 2 is a circuit diagram of a control circuit for an interrupt control system for realizing the present invention, and FIG. 3 is a timing chart.
まず、８０２８６ＣＰＵと８０２８７ＮＰＸの一般的な
接続法について述べる。８０２８６ＣＰＵと８０２８７
ＮＰＸは通常第１図のような接続法をとる。これにより
８０２８７ＮＰＸにより割り込みが発生する場合には、
まず、ＢＵＳＹ信号が０になりそして、ＥＲＲＯＲ信号
がＯになることで割り込みが８０２８６ＣＰＵにかかる
。ＢＵＳＹ信号は、ＥＲＲＯＲ信号が０になった後１に
もどる。またＥＲＲＯＲイ言号は、８０２８６ＣＰＵが
エラー処理をすませた後に、ＥＲＲＯＲ信号解除信号を
出すことで１にもどる。もしＥＲＲＯＲ信号を１にもど
す前に８０２８６ＣＰＵが８０２８７ＮＰＸにアクセス
しようとすると数値演算プロセッサから割り込みが入る
ようになっているそこで、この発明では、第２図のよう
な制御回路と割り込みコントローラを用いた、割り込み
ベクタ変更可能な割り込み制御装置について述べるまず
、第２図の回路について述べる。＄２図において、ＥＲ
ＲＯＲ信号は、８０２８７ＮＰＸのＥＲＲＯＲ信号、Ｂ
Ｕ Ｓ Ｙ （＠号は、８０２８７ＮＰＸのＢＵＳＹ
信号、ＣＬＫはコンピュータシステムのシステムクロッ
ク、Ｒ５Ｔ信号は、回路のリセット信号である。Ｒ３Ｔ
信号は、システムの電源投入時、システムリセット時、
８０２８７ＮＰＸへのＥＲＲＯＲ信号解除信号が出され
時に。First, a general method of connecting the 80286 CPU and 80287NPX will be described. 80286 CPU and 80287
NPX normally uses the connection method shown in Figure 1. If this causes an interrupt to be generated by the 80287NPX,
First, the BUSY signal becomes 0, and then the ERROR signal becomes 0, causing an interrupt to be applied to the 80286 CPU. The BUSY signal returns to 1 after the ERROR signal becomes 0. Further, the ERROR signal returns to 1 by issuing an ERROR signal release signal after the 80286 CPU completes the error processing. If the 80286 CPU attempts to access the 80287 NPX before returning the ERROR signal to 1, an interrupt will be generated from the numerical processor. Therefore, in this invention, a control circuit and an interrupt controller as shown in Fig. 2 are used. An interrupt controller capable of changing interrupt vectors will be described. First, the circuit shown in FIG. 2 will be described. In the $2 diagram, ER
The ROR signal is the ERROR signal of 80287NPX, B
US Y (@ number is 80287NPX BUSY
The signal CLK is the system clock of the computer system, and the R5T signal is the circuit reset signal. R3T
The signal is generated when the system is powered on, when the system is reset,
When the ERROR signal release signal to 80287NPX is issued.
０のリセッｊ・パルスが入力される。システム電源投入
時には、Ｒ５Ｔ信号が０になり信号３４はｌとなる。ま
たＥＲＲＯＲ信号３０とＢＵＳＹ信号３１は通常１なの
で信号３２は１となり、信号３６は０になる。これによ
り信号３４は通常１になる。また信号３Ｂは通常０とな
っているので信号３７は１となる。また信号３２は通常
ｌとなってお９４３号３３は０になっており、信号３５
も通常０になっている。ＢＵＳＹＩ信号は通常Ｉ ｌＮ
Ｔｌ信号は通常Ｏとなっている。 （ｔｌ）Ｂ ＬＪ
Ｓ Ｙ信号がＯになると、ＢＵＳＹＩ信号がＯになり、
（ｔ２）再びＢＵＳＹ信号が１になると、ＢＵＳＹＩ
信号もｌにもどる。 （ｔ３）
数値演算プロセッサから割り込みが発生する場合には、
まずＢＵＳＹ信号がＯになり、（ｔ４）その後ＥＲＲＯ
Ｒ信号がＯになり割り込みが発生する、 （ｔ５）まず
、ＢＵＳＹ信号３１が０になりＥＲＲＯＲ信号３０がＯ
になると、信号３５は通常０なので、信号３２は０にな
る。信号３２が０になれば、信号３６はｌになり、ＲＳ
Ｔは通常工なので信号３４はＯになる。信号３４がＯ
になることにより信号３６はｌに固定される。 （ｔ６
）またこれによりＢＵＳＹ２信号・はＯに固定される。A reset j pulse of 0 is input. When the system power is turned on, the R5T signal becomes 0 and the signal 34 becomes 1. Further, since the ERROR signal 30 and the BUSY signal 31 are normally 1, the signal 32 becomes 1 and the signal 36 becomes 0. This causes signal 34 to normally be 1. Further, since the signal 3B is normally 0, the signal 37 is 1. Also, signal 32 is normally l, 943 number 33 is 0, and signal 35
is also normally 0. The BUSYI signal is normally I IN
The Tl signal is normally O. (tl)B LJ
When the S Y signal becomes O, the BUSYI signal becomes O,
(t2) When the BUSY signal becomes 1 again, BUSYI
The signal also returns to l. (t3) When an interrupt occurs from the numerical processor,
First, the BUSY signal becomes O, then (t4) ERRO
The R signal becomes O and an interrupt occurs. (t5) First, the BUSY signal 31 becomes 0 and the ERROR signal 30 becomes O.
Since signal 35 is normally 0, signal 32 becomes 0. When signal 32 goes to 0, signal 36 goes to 1 and RS
Since T is a normal machine, the signal 34 becomes O. Signal 34 is O
As a result, the signal 36 is fixed at l. (t6
) Also, this causes the BUSY2 signal to be fixed at O.
ＢＵＳＹ２信号を１にもどすには、Ｒ３Ｔ信号を０にす
ればよい、（ｔ７）
また、ＢＵＳＹ信号、ＥＲＲＯＲ信号が０になると、信
号３２は０になり信号３３はｌになる。To return the BUSY2 signal to 1, the R3T signal should be set to 0 (t7). Furthermore, when the BUSY signal and the ERROR signal become 0, the signal 32 becomes 0 and the signal 33 becomes 1.
また信号３８はｌになり信号３７はＯになる。これによ
り信号３３はｌに固定される。また信号３５は、信号３
３が１になった次のＣＬＫの立ち上りで１になり信号３
２は１になる。ＥＲＲＯＲ信号が１にもどると、信号３
８はＯになり信号３７は１になる。この時、信号３２は
１になっており信号３３はＯにもどる。この回路につい
てのタムチャートをｒｉＳ４図に示しておく。Further, the signal 38 becomes 1 and the signal 37 becomes 0. As a result, the signal 33 is fixed at l. Also, the signal 35 is the signal 3
When 3 becomes 1, it becomes 1 at the next CLK rising edge and signal 3
2 becomes 1. When the ERROR signal returns to 1, signal 3
8 becomes O and signal 37 becomes 1. At this time, the signal 32 becomes 1 and the signal 33 returns to O. A tom chart for this circuit is shown in diagram riS4.
このように構成された回路を用い第４図のように構成し
たコンピュータシステムについて考えるまず、８０２７
ＮＰＸより割り込みが発生すると制御回路のＢＵＳＹ２
信号が０になり８０２８６ＣＰＵから８０２８７ＮＰｘ
へのアクセスが禁止される。そして、ＩＮＩＩ信号が１
になり割り込みコントローラに対して割り込み要求を発
する。そして１割り込みコントローラはあらかじめセッ
ト′ された割り込みベクタ番号を８０２８６ＣＰＵに
対して発する。あらかじめ割り込みコントローラに対し
てデータをセットしておけば８０２８７ＮＰＸの割り込
みば対してシステム設計者の思う割り込みベクタを８０
２８６ＣＰＵにあたえることができる。First, consider a computer system configured as shown in Figure 4 using the circuit configured in this way.
When an interrupt occurs from NPX, BUSY2 of the control circuit
The signal becomes 0 and the 80286CPU to 80287NPx
access is prohibited. Then, the INII signal is 1
and issues an interrupt request to the interrupt controller. Then, the 1 interrupt controller issues a preset interrupt vector number to the 80286 CPU. By setting data in the interrupt controller in advance, the system designer can set the interrupt vector to 80 for the 80287NPX interrupt.
It can be applied to 286 CPUs.
また、８０２８７ＮＰＸに対するＥＲＲＯＲ信号解除を
行う時制御回路のＲ３Ｔに対してリセットパルスを与え
るようにしておくことにより、ＢＵＳＹ２信号が１にな
り８０２８６ＣＰＵからの８０２８７ＮＰＸに対するア
クセスが許可され、通常のシステムと同じ動作をさせる
ことができる［発明の効果］
本発明は、以上説明したように、制御回路と割り込みコ
ントローラを用いることにより、数値演算プロセッサか
らの割り込みを、割り込みベクタを変更してヤイクロプ
ロセッサに伝えることができる。Also, by giving a reset pulse to R3T of the control circuit when canceling the ERROR signal for the 80287NPX, the BUSY2 signal becomes 1 and access to the 80287NPX from the 80286CPU is permitted, and the operation is the same as that of a normal system. [Effects of the Invention] As explained above, the present invention uses a control circuit and an interrupt controller to transmit an interrupt from a numerical processor to a YACRO processor by changing the interrupt vector. Can be done.
ｆｆ１１図は、本発明を実行するブロック図。
第２図は、制御回路の回路図。
第３図は、制御１１！！］路のタイミングチャート。
第４図は、８０２８６ＣＰＵと８０２８７ＮＰＸにおけ
る本発明の実施ブロック図。
＠Ｓ図は、従来のマイクロプロセッサと数値演算プロセ
ッサとの接続ブロック図。
以上
出願人 セイコーエプソン接式会社
代理人弁理士 最 上 務他１名
第り図
笛２回
第３図
第５区ｌff11 is a block diagram for implementing the present invention. FIG. 2 is a circuit diagram of the control circuit. Figure 3 shows control 11! ! ] Road timing chart. FIG. 4 is a block diagram of the implementation of the present invention in the 80286 CPU and 80287NPX. @S Diagram is a connection block diagram between a conventional microprocessor and a numerical calculation processor. Applicants: Seiko Epson Connection Company Representative Patent Attorney Tsutomu Mogami and 1 other person 2 times, 3, 5th ward, I
Claims (1)
いるマイクロプロセッサを用いたコンピュータシステム
において、数値演算プロセッサからの割り込みを、割り
込みコントローラを用いることにより、割り込みベクタ
を変更可能としたことを特徴とする割り込み制御装置。In a computer system using a microprocessor in which the interrupt vector from the numerical processor is fixed, an interrupt control is characterized in that the interrupt vector from the numerical processor can be changed by using an interrupt controller. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10536587A JPS63271537A (en) | 1987-04-28 | 1987-04-28 | Interruption controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10536587A JPS63271537A (en) | 1987-04-28 | 1987-04-28 | Interruption controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271537A true JPS63271537A (en) | 1988-11-09 |
Family
ID=14405694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10536587A Pending JPS63271537A (en) | 1987-04-28 | 1987-04-28 | Interruption controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271537A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002877A (en) * | 1994-03-23 | 1999-12-14 | Fujitsu Limited | Interrupt control method for controlling an interrupt from a peripheral device to a processor |
| JP2014053033A (en) * | 2009-12-31 | 2014-03-20 | Intel Corp | Sharing resources between cpu and gpu |
-
1987
- 1987-04-28 JP JP10536587A patent/JPS63271537A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002877A (en) * | 1994-03-23 | 1999-12-14 | Fujitsu Limited | Interrupt control method for controlling an interrupt from a peripheral device to a processor |
| JP2014053033A (en) * | 2009-12-31 | 2014-03-20 | Intel Corp | Sharing resources between cpu and gpu |
| US10181171B2 (en) | 2009-12-31 | 2019-01-15 | Intel Corporation | Sharing resources between a CPU and GPU |
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