JPS61223968A - Data controller for multi-microprocessor - Google Patents
Data controller for multi-microprocessorInfo
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- JPS61223968A JPS61223968A JP6525685A JP6525685A JPS61223968A JP S61223968 A JPS61223968 A JP S61223968A JP 6525685 A JP6525685 A JP 6525685A JP 6525685 A JP6525685 A JP 6525685A JP S61223968 A JPS61223968 A JP S61223968A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はマルチ・マイクロプロセッサを形成する上で
データの転送、制御を効率良く行なうためのマルチ・マ
イクロプロセッサ用データ制御器に係り、特にプロセッ
サのソフトを介さずにデータ転送オペレーションとデー
タ転送制御全体を一括して行なえるようにしたものに関
する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a data controller for a multi-microprocessor for efficiently transferring and controlling data when forming a multi-microprocessor. This relates to a system that allows data transfer operations and data transfer control to be performed all at once without using software.
［発明の技術的背景とその問題点］
従来よりマルチ・マイクロプロセッサを形成した場合、
データの転送及び制御を効率良く行なうことが最も重要
な課題となる。このデータの転送及び制御にはデータの
高速転送（ＤＭＡ、ダイレクト・メモリ・アクセス）制
御、データのインタラブド制御、データの同期等が存在
する。従来では一般に上記データ転送及び制御を行なう
回路をそれぞれ別途設け、各ｃｐｕ ＜中央演算処理装
置）のソフトウェアにより制御する方法が取られている
。従来のデータ転送及び制御手段の構成を第３図に示す
。[Technical background of the invention and its problems] When a multi-microprocessor is conventionally formed,
The most important issue is to efficiently transfer and control data. This data transfer and control includes high-speed data transfer (DMA, direct memory access) control, data interleaved control, data synchronization, and the like. Conventionally, a method has generally been adopted in which circuits for the above-mentioned data transfer and control are separately provided and controlled by software of each CPU (central processing unit). The configuration of a conventional data transfer and control means is shown in FIG.
すなわち、このデータ転送及び制御手段では、ＣＰ Ｕ
１１、メモリ１２及びバス制御回路１３よりなる第１
のデータ処理部Ａと、ＣＰ Ｕ ２１、メモリ２２及び
バス制御回路２３よりなる第２のデータ処理部Ｂとを、
データバス（コモンバス＞ Ｂｕｓを通じて接続し、第
１のデータ処理部ＡのＣＰＵ１１からバス制御回路１３
を通じてコマンド及びパラメータ、制御データ及び本来
のデータを全て第２のデータ処理部Ｂに伝送することに
より１つの機能を完了するようになされている。したが
って、ＣＰＬＪｌｌのソフトウェアによりこれらの属性
を区別し、それぞれを制御することになる。しかしなが
ら、このような従来のデータ転送及び制御手段では、Ｃ
ＰＵのソフト負担が１つの機能が追加される毎に大きく
なるため、非常に効率が悪い。That is, in this data transfer and control means, the CPU
11, a first circuit consisting of a memory 12 and a bus control circuit 13;
a second data processing section B consisting of a CPU 21, a memory 22 and a bus control circuit 23;
Data bus (common bus)
One function is completed by transmitting all commands, parameters, control data, and original data to the second data processing section B through the second data processing section B. Therefore, the CPLJll software distinguishes between these attributes and controls each one. However, in such conventional data transfer and control means, C
This is extremely inefficient because the software load on the PU increases each time one function is added.
［発明の目的］
この発明は上記のような問題を改善するためになされた
もので、マルチ・プロセッサの形式においてデータの通
信を効率良く行なうことのできるマルチ・マイクロプロ
セッサ用データ制御器を提供することを目的とする。[Object of the Invention] This invention was made to improve the above-mentioned problems, and provides a data controller for a multi-microprocessor that can efficiently communicate data in a multi-processor format. The purpose is to
［発明の概要］
すなわち、この発明に係るマルチ・マイクロプロセッサ
用データ制御器は、演算部で発生されるマクロ・コマン
ドを入力するインターフェース回路と、このインターフ
ェース回路に入力されたマクロ・コマンドの種類を判別
しその判別した種類に応じて予め設定されている入出力
実行指令データを取出す入出力マクロ・コマンド解釈部
と、複数の入出力オペレーション機能を有し前記入出力
マクロ・コマンド解釈部で取出された入出力実行指令デ
ータに基づいて入出力オペレーション機能を選択実行す
るコマンド実行部とを具備したことを特徴とするもので
ある。[Summary of the Invention] That is, a data controller for a multi-microprocessor according to the present invention includes an interface circuit for inputting macro commands generated in an arithmetic unit, and a type of macro command input to the interface circuit. It has an input/output macro/command interpreter that discriminates and extracts preset input/output execution command data according to the discriminated type, and a plurality of input/output operation functions. The present invention is characterized by comprising a command execution unit that selectively executes an input/output operation function based on input/output execution command data.
［発明の実施例］
以下、第１図及び第２図を参照してこの発明の一実施例
を詳細に説明する。但し、第１図において第３図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。−第１図はその構成を示すもので、
前記第１及び第２のデータ処理部Ａ、Ｂには前記バス制
御回路１３、２３に代わって入出力（Ｉｌｏ）制御回路
１４゜２４が設けられており、前記ＣＰｔＪ１１．２１
よりそれぞれ１つのマクロ・コマンドを発生させてＩ１
０制御回路１４．２４に入力することにより、各ＣＰＵ
１１、２１のデータ転送及び制御をＩ１０制御回路１４
゜２４に託するようになされている。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2. However, in FIG. 1, the same parts as in FIG. 3 are denoted by the same reference numerals, and only the different parts will be described here. -Figure 1 shows its configuration,
The first and second data processing units A and B are provided with an input/output (Ilo) control circuit 14°24 instead of the bus control circuits 13 and 23, and the CPtJ11.21
generate one macro command each from I1.
By inputting to the 0 control circuit 14.24, each CPU
I10 control circuit 14 performs data transfer and control of 11 and 21.
It is designed to be entrusted to ゜24.
第２図は上記Ｉ１０制御回路１４を取出してその構成を
示すもので、図中符号１４１はＣＰ Ｕ １１とデータ
のＩ１０制御を行なうＣＰＵローカルバス・インターフ
ェース回路で、ＣＰＵ１１で発生されたマクロ・コマン
ドはこのインターフェース回路１４１を介して入出力マ
クロ・コマンド解釈部１４２に入力される。この入出力
マクロ・コマンド解釈部１４２は入力したマクロ・コマ
ンドの種類を判別し、その判別した種類に応じて予め設
定されているＩ１０実行指令データを取出すもので、こ
のＩ１０実行指令データはコマンド実行部１４３に入力
される。このコマンド実行部１４３は入力したＩ１０実
行指令データに基づいてＤＭＡ制御部１４４、インタラ
ブド制御部１４５、外部パスＩ１０制御部１４６等のＩ
１０オペレーションを選択して実行させるものである。FIG. 2 shows the configuration of the I10 control circuit 14. In the figure, reference numeral 141 is a CPU local bus interface circuit that performs I10 control of the CPU 11 and data. is input to the input/output macro command interpreter 142 via this interface circuit 141. This input/output macro command interpreter 142 determines the type of input macro command, and extracts preset I10 execution command data according to the determined type.This I10 execution command data is used to execute commands. The information is input to section 143. The command execution unit 143 executes the I10 control unit 144, the interconnected control unit 145, the external path I10 control unit 146, etc. based on the input I10 execution command data.
10 operations are selected and executed.
すなわち、各Ｉ１０制御回路１４．２４はそれぞれＣＰ
Ｕ１１．２１からのマクロ・コマンドをを解釈し、対応
するＩ１０オペレーションを選択して実行する。このた
め、各ＣＰｔＪ１１．２１は全くＩ１０オペレーション
とは無関係となる。また、Ｉ１０制御回路中のＤＭＡ制
御部１４４、インタラブド制御部１４５、外部パスＩ１
０制御部１４６等のＩ１０オペレーションは、全ての主
要機能を１つのセミカスタム集積回路（ＩＣ）に形成す
ることによってワンチップ化も可能である。That is, each I10 control circuit 14.24 has a CP
Interprets macro commands from U11.21 and selects and executes corresponding I10 operations. Therefore, each CPtJ11.21 becomes completely unrelated to I10 operations. In addition, the DMA control section 144 in the I10 control circuit, the interconnected control section 145, and the external path I1
I10 operations such as the 0 control unit 146 can also be integrated into one chip by forming all major functions on one semi-custom integrated circuit (IC).
ここで、上記マクロ・コマンドの１例として、ＤＭＡマ
クロ・コマンドについて説明すると、このＤＭＡマクロ
・コマンドには、■パラメータ（転送数、初期アドレス
・・・これらのパラメータはメモリ１２内に記憶されて
いる）、■ラン・コマンドの２つで成立している。ここ
で■のパラメータは、本来ＣＰＬＪのＩ１０ルーチンで
初期設定するが、この場合はマイクロプロセッサを使用
するりアルタイム装置を想定しているから、ソフトウェ
アの負担を軽くするためにパラメータをコード化するこ
とにより、メモリ１２内から参照することも可能である
。このようなことは第２のデータ処理部Ｂについても同
様である。Here, a DMA macro command will be explained as an example of the above-mentioned macro command. This DMA macro command includes ■parameters (number of transfers, initial address...These parameters are stored in the memory 12. It is made up of two things: 1) and 2) run command. Here, the parameters in ■ should normally be initialized in the CPLJ's I10 routine, but in this case we are assuming a microprocessor or real-time device, so the parameters are coded to lighten the burden on the software. By doing so, it is also possible to refer to it from within the memory 12. This also applies to the second data processing section B.
したがって、上記のように構成したマルチ・マイクロプ
ロセッサ用データ制御器は、ｃｐｕ ＜プロセッサ）か
ら入出力マクロコマンドを発生させることにより一連の
Ｉ１０制御及びＩ１０オペレーションを自動的に実行さ
せることができる。そして、Ｉ１０オペレーションには
ＤＭＡ、インタラブド、データ周期、データチェック等
が含まれており、１つのワンチップＩＣに納めた場合に
は小型で安価なマルチ・マイクロプロセッサ用として使
用することができる。つまり、従来のものでは各入出力
機能毎にＣＰＬＩのソフトウェアが介在してかなりのオ
ーバーヘッドとなっていたが、上記のようにＩ１０制御
回路をこのワンチップＩＣ内に納めれば、マルチＣＰＵ
間のデータ転送において効率の良いデータ転送が可能と
なる。Therefore, the multi-microprocessor data controller configured as described above can automatically execute a series of I10 controls and I10 operations by generating input/output macro commands from the CPU <processor. The I10 operation includes DMA, interconnected, data cycle, data check, etc., and when housed in one single chip IC, it can be used as a small and inexpensive multi-microprocessor. In other words, in the conventional system, CPLI software was involved for each input/output function, resulting in considerable overhead, but if the I10 control circuit is housed in this one-chip IC as described above, multi-CPU
This enables efficient data transfer between the two.
［発明の効果コ
以上詳述したようにこの発明にすれば、マルチ・プロセ
ッサの形式においてデータの通信を効率良く行なうこと
のできるマルチ・マイクロプロセッサ用データ制御器を
提供することができる。[Effects of the Invention] As described in detail above, the present invention can provide a data controller for a multi-microprocessor that can efficiently communicate data in the form of a multi-processor.
第１図はこの発明に係るマルチ・マイクロプロセッサ用
データ制御器の一実施例を示すブロック回路構成図、第
２図は同実施例のＩ１０制御回路の構成を示すブロック
回路図、第３図は従来のマルチ・マイクロプロセッサ用
データ制御器の構成を示すブロック回路図である。
１１、２１・−ＣＰＬＪ、 １２．２２・・・メモリ、
１３．２３・・・バス制御回路、１４．２４・・・Ｉ１
０制御回路、１５・・・データバス。
出願人代理人 弁理士 鈴江武彦
第１Ｆ９Ｆ
ム
、１４
第３図
ｕ５FIG. 1 is a block circuit configuration diagram showing an embodiment of a data controller for a multi-microprocessor according to the present invention, FIG. 2 is a block circuit diagram showing the configuration of an I10 control circuit of the same embodiment, and FIG. 1 is a block circuit diagram showing the configuration of a conventional multi-microprocessor data controller; FIG. 11, 21...-CPLJ, 12.22...Memory,
13.23...Bus control circuit, 14.24...I1
0 control circuit, 15... data bus. Applicant's agent Patent attorney Takehiko Suzue 1F9F Mu, 14 Figure 3 u5
Claims (1)
用いられ、外部バスを通じて演算部で処理された各種デ
ータを転送制御するマルチ・マイクロプロセッサ用デー
タ制御器において、前記演算部で発生されるマクロ・コ
マンドを入力するインターフェース回路と、このインタ
ーフェース回路に入力されたマクロ・コマンドの種類を
判別しその判別した種類に応じて予め設定されている入
出力実行指令データを取出す入出力マクロ・コマンド解
釈部と、複数の入出力オペレーション機能を有し前記入
出力マクロ・コマンド解釈部で取出された入出力実行指
令データに基づいて入出力オペレーション機能を選択実
行するコマンド実行部とを具備したことを特徴とするマ
ルチ・マイクロプロセッサ用データ制御器。In a multi-microprocessor data controller used in a multi-microprocessor having a plurality of arithmetic units and controlling transfer of various data processed by the arithmetic units via an external bus, a macro command generated in the arithmetic unit an input/output macro command interpreter that determines the type of macro command input to the interface circuit and extracts preset input/output execution command data according to the determined type; A multifunction device having a plurality of input/output operation functions and a command execution unit that selectively executes an input/output operation function based on input/output execution command data extracted by the input/output macro command interpretation unit.・Data controller for microprocessor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6525685A JPS61223968A (en) | 1985-03-29 | 1985-03-29 | Data controller for multi-microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6525685A JPS61223968A (en) | 1985-03-29 | 1985-03-29 | Data controller for multi-microprocessor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61223968A true JPS61223968A (en) | 1986-10-04 |
Family
ID=13281647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6525685A Pending JPS61223968A (en) | 1985-03-29 | 1985-03-29 | Data controller for multi-microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61223968A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001624A (en) * | 1987-02-13 | 1991-03-19 | Harrell Hoffman | Processor controlled DMA controller for transferring instruction and data from memory to coprocessor |
-
1985
- 1985-03-29 JP JP6525685A patent/JPS61223968A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001624A (en) * | 1987-02-13 | 1991-03-19 | Harrell Hoffman | Processor controlled DMA controller for transferring instruction and data from memory to coprocessor |
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