JPS6326717A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6326717A JPS6326717A JP17051886A JP17051886A JPS6326717A JP S6326717 A JPS6326717 A JP S6326717A JP 17051886 A JP17051886 A JP 17051886A JP 17051886 A JP17051886 A JP 17051886A JP S6326717 A JPS6326717 A JP S6326717A
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- JP
- Japan
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- bus line
- signal
- high level
- semiconductor integrated
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- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000007599 discharging Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は、バスライン全内部に有する半導体集積回路に
関する。
関する。
一般に半導体集積回路の内部のバスラインは、マイクロ
コンピュータ内の各装置間の情報の受は渡しに使用さ几
、その受は渡しに要する時間が短い事が要求ζルる。
コンピュータ内の各装置間の情報の受は渡しに使用さ几
、その受は渡しに要する時間が短い事が要求ζルる。
半導体集積回路に関する従来技術の一例？第３図に示す
。
。
ｌｌｎＭＯＳインバータ、Ｔｒｉ、 Ｔｒ２ ｆ’ｃ
、ＮチャネルＭＯＳ，Ｔｒ３ ｎ、ＰチャネルＭＯＳ
゜３１１に電ＮＣＬ端子である。第３図において、プリ
チャージ信号１１１がロウレベルの時、バスライン１４
がプリチャージさ几、信号１１１がハイレベルの時、各
装置間の情報の受は渡しが行なわれ、この時、各装置が
情報を出し、その情報がバスライン上に乗り、情報の受
は子側のＭＯＳインバータ１１へ情報が伝達さ几る。
、ＮチャネルＭＯＳ，Ｔｒ３ ｎ、ＰチャネルＭＯＳ
゜３１１に電ＮＣＬ端子である。第３図において、プリ
チャージ信号１１１がロウレベルの時、バスライン１４
がプリチャージさ几、信号１１１がハイレベルの時、各
装置間の情報の受は渡しが行なわれ、この時、各装置が
情報を出し、その情報がバスライン上に乗り、情報の受
は子側のＭＯＳインバータ１１へ情報が伝達さ几る。
今、Ｔｒｉ、Ｔｒ２ に装置の出力が接続ζ−ｎた場
合について説明する。
合について説明する。
プリチャージ信号１１１がハイレベルの時信号１１２，
１１３がそ几ぞ几ハイレベルになｎば、バスライン１４
にプリチャージさ几た電荷が放電シハスライン１４は、
ロウレベルとなり、インバータ１１の出力信号２１１ｉ
、ハイレベルになる。
１１３がそ几ぞ几ハイレベルになｎば、バスライン１４
にプリチャージさ几た電荷が放電シハスライン１４は、
ロウレベルとなり、インバータ１１の出力信号２１１ｉ
、ハイレベルになる。
プリチャージ信号１１１がハイレベル０時、信号１１２
．１１３のいずれがあるいに両方が、ロウレベルであれ
ば、バスライン１４にプリチャージさ九た電荷に、その
壕ま、残る為バスライン１４にハイレベル？保持し、イ
ンバータ１１の出力信号２１１ｉ’！、ロウレベルの１
１である。
．１１３のいずれがあるいに両方が、ロウレベルであれ
ば、バスライン１４にプリチャージさ九た電荷に、その
壕ま、残る為バスライン１４にハイレベル？保持し、イ
ンバータ１１の出力信号２１１ｉ’！、ロウレベルの１
１である。
従来の半導体集積回路に、そのバスライン上の容忙、抵
抗などの負荷にエフバスラインの信号の時間的な遅几が
太きいという欠点がある。そこで本発明の目的は、上述
した従来のバスラインの欠点を解決し、信号の時間的な
遅れが小さい半導体集積回路全提案することにある。
抗などの負荷にエフバスラインの信号の時間的な遅几が
太きいという欠点がある。そこで本発明の目的は、上述
した従来のバスラインの欠点を解決し、信号の時間的な
遅れが小さい半導体集積回路全提案することにある。
し問題点？解決するための手段〕
本発明のバスラインに、プリチャージ方式の第１のバス
ラインと前記第１のバスラインのディスチャージ用ＭＯ
Ｓ）ランジスタとディスチャージ方式の第２バスライン
と前記肌２のバスラインのプルアップ用〜ＩＯＳトラン
ジスタとを有し前記第１のバスラインに、前記第２のバ
スラインのプルアップ用ＭＯ３トランジスタのゲートに
接硬さ几、前記第２のバスラインは、前記第１のバスラ
インのディスチャージ用ＭＯＳ）ランジスタのゲートに
接続されることを有することにエフ構５３２．さ几る。
ラインと前記第１のバスラインのディスチャージ用ＭＯ
Ｓ）ランジスタとディスチャージ方式の第２バスライン
と前記肌２のバスラインのプルアップ用〜ＩＯＳトラン
ジスタとを有し前記第１のバスラインに、前記第２のバ
スラインのプルアップ用ＭＯ３トランジスタのゲートに
接硬さ几、前記第２のバスラインは、前記第１のバスラ
インのディスチャージ用ＭＯＳ）ランジスタのゲートに
接続されることを有することにエフ構５３２．さ几る。
この工うにすることにＬす、信号の時間的な遅几が小さ
い半導体集積回路が得ら几る、 〔実施例〕 以下本発明の詳細ｔその実施ψ１１に基づき図面？参照
して説明する。
い半導体集積回路が得ら几る、 〔実施例〕 以下本発明の詳細ｔその実施ψ１１に基づき図面？参照
して説明する。
第１図に、本発明の半導体集積回路の一実施例の回路図
であり、１． ２． ３にＭ Ｏ８４ンバータ、Ｔｒ１
３．Ｔｒ１５．Ｔｒ１６．Ｔｒ１７ｔ−ｚｐチャネルｈ
ｉＯ８゜Ｔｒｌｌ、’１’ｒ１２．Ｔｒ１４．Ｔｒｉ８
ｔｌＮチャネルＭＯＳ ＋３０１〜３０３に電源端子
である。第２図に第１図のタイミングチャートである。
であり、１． ２． ３にＭ Ｏ８４ンバータ、Ｔｒ１
３．Ｔｒ１５．Ｔｒ１６．Ｔｒ１７ｔ−ｚｐチャネルｈ
ｉＯ８゜Ｔｒｌｌ、’１’ｒ１２．Ｔｒ１４．Ｔｒｉ８
ｔｌＮチャネルＭＯＳ ＋３０１〜３０３に電源端子
である。第２図に第１図のタイミングチャートである。
第１図、第２図においで、入力信号１０２，１０３と出
力信号２０１に、正論理として動作し、入力信号１０５
，１０６と出力信号２０２に、負論理で動作する。そこ
でクロック信号１０１が、ロウレベルの時、ｈｉｏｓイ
ンバータ３の出力信号に、ハイレベルが出力され第１の
バスライン４と第２のバスライン５は、そ几ぞｎプリチ
ャージ、ディスチャージさ几、信号１０１がハイレベル
の時ＶＣ信号の受は渡しが行なわれる。
力信号２０１に、正論理として動作し、入力信号１０５
，１０６と出力信号２０２に、負論理で動作する。そこ
でクロック信号１０１が、ロウレベルの時、ｈｉｏｓイ
ンバータ３の出力信号に、ハイレベルが出力され第１の
バスライン４と第２のバスライン５は、そ几ぞｎプリチ
ャージ、ディスチャージさ几、信号１０１がハイレベル
の時ＶＣ信号の受は渡しが行なわれる。
すなわち、信号１０１が、ハイレベルの時入力償号１０
２，１０３が共にハイレベルであｎば、′ 第１のバス
ライン４框、ロウレベルとなり、Ｔｒ１５に、第２のバ
スライン５を充電する為、第２のバスライン５は、ハイ
レベルとなりＴｒ１４ｔｌ、第１のバスライン４全デイ
スチヤージする為、第１のバスライン４汀ロウレベルの
１まであり、出力信号２０１．２０：ｌＸ、そｎぞ几ハ
イレベルとロウレベルとなる。又、信号１０１がハイレ
ベルであり、信号１０５，１０６が共にロウレベルの時
は信号１０４がロウレベルになり、信号１０２，１０３
が共にハイレベルの時と同様の動作を行なう。
２，１０３が共にハイレベルであｎば、′ 第１のバス
ライン４框、ロウレベルとなり、Ｔｒ１５に、第２のバ
スライン５を充電する為、第２のバスライン５は、ハイ
レベルとなりＴｒ１４ｔｌ、第１のバスライン４全デイ
スチヤージする為、第１のバスライン４汀ロウレベルの
１まであり、出力信号２０１．２０：ｌＸ、そｎぞ几ハ
イレベルとロウレベルとなる。又、信号１０１がハイレ
ベルであり、信号１０５，１０６が共にロウレベルの時
は信号１０４がロウレベルになり、信号１０２，１０３
が共にハイレベルの時と同様の動作を行なう。
本発明にＬｎば、半導体集積回路内部に設けられたバス
ラインを分割できる為に従来のバスラインニ比へて負荷
全軽減でき、バスラインの時間的な遅九を小さくできる
。
ラインを分割できる為に従来のバスラインニ比へて負荷
全軽減でき、バスラインの時間的な遅九を小さくできる
。
本発明の実施９１１ヶ便宜上ＣＭＯＳ構成のバスライン
を有する半導体集積回路について説明したが実際には、
それ以外の半導体集積回路のバスラインについても信号
の時間的な遅ｎｔ、１小ざくする０とができる。
を有する半導体集積回路について説明したが実際には、
それ以外の半導体集積回路のバスラインについても信号
の時間的な遅ｎｔ、１小ざくする０とができる。
以上の説明で明らかな如く、本発明のバスラインを有す
る半導体集積回路に工れはバスライン？分割でさるため
負荷が軽減され信号の時間的な遅′ｎを小でぐする効果
？得ることができる。
る半導体集積回路に工れはバスライン？分割でさるため
負荷が軽減され信号の時間的な遅′ｎを小でぐする効果
？得ることができる。
第１図は本発明の一実施例のバスラインの回路図、第２
図に第１図のタイミングチャート、第３図に従来のバス
ラインの回路図、第４図に第３図■タイミングチャート
である。 Ｔｒｙ Ｔｒ１３．Ｔｒ１５．Ｔｒ１６．Ｔｒｌ？−・
−ＰチャネルＭＯＳ％Ｔｒｉ、Ｔｒ２．Ｔｒｌｌ、Ｔｒ
１２．Ｔｒ１４゜Ｔ ｒ １８−−・−ＮチャネルＭＯ
Ｓ，１，２，３，１１・・・・・・ＭＯＳインバーター
、４．１４・・・・・・プリチャージ方式ノバスライン
、５・・・・・・ディスチャージ方式のバスライン、３
０１，３０２，３０３，３１１・・・・・・電源端子、
１０２，１０３，１０５，１０６゜１１２．１１３・・
−・・・入力信号、１０１，１１１・・・・・・プリチ
ャージ信号、２０１，２０２，２１１・・−・−・出力
信号％ １０４・・・・・・インバータ３の出力信号。
図に第１図のタイミングチャート、第３図に従来のバス
ラインの回路図、第４図に第３図■タイミングチャート
である。 Ｔｒｙ Ｔｒ１３．Ｔｒ１５．Ｔｒ１６．Ｔｒｌ？−・
−ＰチャネルＭＯＳ％Ｔｒｉ、Ｔｒ２．Ｔｒｌｌ、Ｔｒ
１２．Ｔｒ１４゜Ｔ ｒ １８−−・−ＮチャネルＭＯ
Ｓ，１，２，３，１１・・・・・・ＭＯＳインバーター
、４．１４・・・・・・プリチャージ方式ノバスライン
、５・・・・・・ディスチャージ方式のバスライン、３
０１，３０２，３０３，３１１・・・・・・電源端子、
１０２，１０３，１０５，１０６゜１１２．１１３・・
−・・・入力信号、１０１，１１１・・・・・・プリチ
ャージ信号、２０１，２０２，２１１・・−・−・出力
信号％ １０４・・・・・・インバータ３の出力信号。
Claims (1)
- 半導体集積回路の内部に設けられたバスラインにおいて
、プリチャージ方式の第１のバスラインと前記第１のバ
スラインのディスチャージ用ＭＯＳトランジスタとディ
スチャージ方式の第２のバスラインと前記第２のバスラ
インのプルアップ用ＭＯＳトランジスタとを有し、前記
第１のバスラインは、前記第２のバスラインのプルアッ
プ用ＭＯＳトランジスタのゲートに接続され、前記第２
のバスラインは、前記第１のバスラインのディスチャー
ジ用ＭＯＳトランジスタのゲートに接続されることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17051886A JPS6326717A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17051886A JPS6326717A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6326717A true JPS6326717A (ja) | 1988-02-04 |
Family
ID=15906423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17051886A Pending JPS6326717A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326717A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275244A (ja) * | 1988-09-09 | 1990-03-14 | Mitsubishi Electric Corp | 信号伝送回路 |
| JPH02165249A (ja) * | 1988-12-19 | 1990-06-26 | Matsushita Electric Ind Co Ltd | バス制御回路 |
-
1986
- 1986-07-18 JP JP17051886A patent/JPS6326717A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275244A (ja) * | 1988-09-09 | 1990-03-14 | Mitsubishi Electric Corp | 信号伝送回路 |
| JPH02165249A (ja) * | 1988-12-19 | 1990-06-26 | Matsushita Electric Ind Co Ltd | バス制御回路 |
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