JPS6379292A - スタテイツク型メモリ - Google Patents
スタテイツク型メモリInfo
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- JPS6379292A JPS6379292A JP61226797A JP22679786A JPS6379292A JP S6379292 A JPS6379292 A JP S6379292A JP 61226797 A JP61226797 A JP 61226797A JP 22679786 A JP22679786 A JP 22679786A JP S6379292 A JPS6379292 A JP S6379292A
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- Japan
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Links
- 230000003068 static effect Effects 0.000 title claims description 6
- 238000007599 discharging Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体メモリ装置に関し、特に書込み可能なス
タティック型メモリ（以後ＳＲＡＭと記す）に関する。
タティック型メモリ（以後ＳＲＡＭと記す）に関する。
第３図は従来のＳＲＡＭの回路図、第４図はその書込み
動作を示すダイミングチャートである。
動作を示すダイミングチャートである。
プリチャージ信号１０７によりＰチャネルＭＯＳトラン
ジスタ１０５をオンし、データライン１０１をハイレベ
ルに充電したくプリチャージ）後、−）込みデータ１１
１に応じデータライン１０２を放電することによりデー
タライン１０１．１０２に書込みデータをセットする。
ジスタ１０５をオンし、データライン１０１をハイレベ
ルに充電したくプリチャージ）後、−）込みデータ１１
１に応じデータライン１０２を放電することによりデー
タライン１０１．１０２に書込みデータをセットする。
一方、データラインブリチセージ後ワード線１０３をハ
イレベルにすることでＲＡＭセル１０４にデータを書込
む。
イレベルにすることでＲＡＭセル１０４にデータを書込
む。
上述した従来のＳＲＡＭ回路では、書込み前にデータラ
イン１０１．１０２を必ずプリチャージするため、ｍ込
み時間、消費電力が大きくなる。
イン１０１．１０２を必ずプリチャージするため、ｍ込
み時間、消費電力が大きくなる。
また、書込みデータと逆のデータがＲＡＭセル１０４に
ラッチされているときは、第２図の破線のタイミングの
ように書込み時瞬間的にデータライン１０１の電位がＲ
ＡＭセル１０４内の電位に引き込まれ、このときデータ
ライン１０１のハイレベル電位はデータライン１０１の
寄生容■で保持されているので、電位の低下がおこる。
ラッチされているときは、第２図の破線のタイミングの
ように書込み時瞬間的にデータライン１０１の電位がＲ
ＡＭセル１０４内の電位に引き込まれ、このときデータ
ライン１０１のハイレベル電位はデータライン１０１の
寄生容■で保持されているので、電位の低下がおこる。
このため、ＲＡＭセル１０４のデータを反転さゼるため
にはＲＡＭセル１０４内のＰチャネルＭＯＳトランジス
タを通して電位低下したデータライン１０１を再充電し
なければならない。通常ＲＡＭセル内のＰチャネルトラ
ンジスタの能力は低く、データラインの負荷は大きいの
で１込み時間が増大する。
にはＲＡＭセル１０４内のＰチャネルＭＯＳトランジス
タを通して電位低下したデータライン１０１を再充電し
なければならない。通常ＲＡＭセル内のＰチャネルトラ
ンジスタの能力は低く、データラインの負荷は大きいの
で１込み時間が増大する。
また、データラインの電位低下が著しい時には、データ
ラインプリチャージが愚昧を持たなくなる。
ラインプリチャージが愚昧を持たなくなる。
本発明のＳＲＡＭ回路は、を込みデータを同アドレスの
直前の読出しデータと比較し、両データが異なる場合の
みデータ線の充放電を行なわせる回路を有する。
直前の読出しデータと比較し、両データが異なる場合の
みデータ線の充放電を行なわせる回路を有する。
（実施例〕
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明のスタティック型メモリの一実施例の
回路図、第２図はその内込みのタイミングチャートであ
る。
。第１図は本発明のスタティック型メモリの一実施例の
回路図、第２図はその内込みのタイミングチャートであ
る。
本実施例のスタティック型メモリは、ＲＡＭセル内の現
デークをラッチする内部出力ラッチ１１２と、出込みデ
ータ１１１と内部出力ラッチ１１２の０（データライン
１０１′）出力を入力とするする排他的ノア回路１１３
と、内部出力ラッチ１１２のＤ（データライン１０２）
出力とノア回路１１３の出力と書込み信号１１０を入力
とし、出力が放電用ＮチャネルＭＯ８ｔ−ランジスタ
１０８に接続されたノア回路１１４と、内部出力ラッチ
１１２の０出力とノア回路１１３の出力と占込み信号１
１０を入力とし、出力が放電用ＮチャネルＭＯＳトラン
ジスタ１０９に接続されたノア回路１１５を新たに備え
ている。
デークをラッチする内部出力ラッチ１１２と、出込みデ
ータ１１１と内部出力ラッチ１１２の０（データライン
１０１′）出力を入力とするする排他的ノア回路１１３
と、内部出力ラッチ１１２のＤ（データライン１０２）
出力とノア回路１１３の出力と書込み信号１１０を入力
とし、出力が放電用ＮチャネルＭＯ８ｔ−ランジスタ
１０８に接続されたノア回路１１４と、内部出力ラッチ
１１２の０出力とノア回路１１３の出力と占込み信号１
１０を入力とし、出力が放電用ＮチャネルＭＯＳトラン
ジスタ１０９に接続されたノア回路１１５を新たに備え
ている。
書込み信号１１０をハイレベルとした状態で、ワード線
１０３およびＹセレクタ１０６を選択し、選択されたＲ
ＡＭセル１０４のデータをデータライン１０１．１０２
に読出す。このデータを内部出力ラッチ１１２にラッチ
した後に書込み信号１１０をローレベルとする。いま、
ラッチ１１２にラッチされた直前の読出しデータが占込
みデータ１１１と同じ時は排他的ノア回路１１３の出力
はハイレベル、ノア回路１１４および１１５の出力はロ
ーレベルとなり、データライン放電用ＮチャネルＭＯＳ
トランジスタ１０８．１０９は共にオフしデータライン
１０１．１０２は以前のデータを保持したままとなりＲ
ＡＭセル内のデータは変化しない。一方、直前の読出し
データが四込みデータ１１１と異なる時は鎖他的ノア回
路１１３の出力はローレベルとなり、ノア回路１１４゜
１１５のうち一方の出力がハイレベルとなる。このため
ＮジャネルＭＯＳトランジスタ１０８または１０９がオ
ンし、データラインを放゛心することでＲＡＭセル１０
４のデータが反転される。
１０３およびＹセレクタ１０６を選択し、選択されたＲ
ＡＭセル１０４のデータをデータライン１０１．１０２
に読出す。このデータを内部出力ラッチ１１２にラッチ
した後に書込み信号１１０をローレベルとする。いま、
ラッチ１１２にラッチされた直前の読出しデータが占込
みデータ１１１と同じ時は排他的ノア回路１１３の出力
はハイレベル、ノア回路１１４および１１５の出力はロ
ーレベルとなり、データライン放電用ＮチャネルＭＯＳ
トランジスタ１０８．１０９は共にオフしデータライン
１０１．１０２は以前のデータを保持したままとなりＲ
ＡＭセル内のデータは変化しない。一方、直前の読出し
データが四込みデータ１１１と異なる時は鎖他的ノア回
路１１３の出力はローレベルとなり、ノア回路１１４゜
１１５のうち一方の出力がハイレベルとなる。このため
ＮジャネルＭＯＳトランジスタ１０８または１０９がオ
ンし、データラインを放゛心することでＲＡＭセル１０
４のデータが反転される。
以上説明したように本発明は、占込み時に臨込みデータ
と同アドレスの直前の読出しを比較し、両データが異な
る場合のみデータラインの充放電を行なうことにより、
従来のデータラインプリチャージを省き書込み時の消ｇ
ｔ電力を減らすと同時にみ込みスピードを上げる効果が
ある。
と同アドレスの直前の読出しを比較し、両データが異な
る場合のみデータラインの充放電を行なうことにより、
従来のデータラインプリチャージを省き書込み時の消ｇ
ｔ電力を減らすと同時にみ込みスピードを上げる効果が
ある。
第１図は本発明のスタティック型メモリの一実施例の回
路図、第２図はその書込みのタイミングチャート、第３
図は従来例の回路図、第４図はその占込みのタイミング
チャートである。 １０１．１０２・・・データライン、 １０３・・・ワード線、 １０４・・−ＲＡＭセル
、１０６・・・Ｙセレクタ、 １０８．１０９・・・放電用ＮチャネルＭＯＳトランジ
スタ １１０・・・四込み信号、 １１１・・・書込みデータ
、１１２・・・内部出力ラッチ、 １１３・・・排他的ノア回路、 １１４．１１５・・・ノア回路。
路図、第２図はその書込みのタイミングチャート、第３
図は従来例の回路図、第４図はその占込みのタイミング
チャートである。 １０１．１０２・・・データライン、 １０３・・・ワード線、 １０４・・−ＲＡＭセル
、１０６・・・Ｙセレクタ、 １０８．１０９・・・放電用ＮチャネルＭＯＳトランジ
スタ １１０・・・四込み信号、 １１１・・・書込みデータ
、１１２・・・内部出力ラッチ、 １１３・・・排他的ノア回路、 １１４．１１５・・・ノア回路。
Claims (1)
- スタティック型メモリにおいて、書込みデータを同ア
ドレスの直前の読出しデータと比較し、両データが異な
る場合のみデータ線の充放電を行なわせる回路を有する
ことを特徴とするスタティック型メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226797A JPS6379292A (ja) | 1986-09-24 | 1986-09-24 | スタテイツク型メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226797A JPS6379292A (ja) | 1986-09-24 | 1986-09-24 | スタテイツク型メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6379292A true JPS6379292A (ja) | 1988-04-09 |
Family
ID=16850765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226797A Pending JPS6379292A (ja) | 1986-09-24 | 1986-09-24 | スタテイツク型メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6379292A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203571A (ja) * | 1992-10-22 | 1994-07-22 | American Teleph & Telegr Co <Att> | ランダムアクセスメモリとその読取り・書込み方法 |
| JPH06208795A (ja) * | 1992-10-22 | 1994-07-26 | American Teleph & Telegr Co <Att> | ランダムアクセスメモリとその読取り・書込み回路、およびデータパケットの読取り・書込み方法 |
| WO2004059499A3 (en) * | 2002-12-30 | 2004-09-02 | Koninkl Philips Electronics Nv | Memory controller and method for writing to a memory |
-
1986
- 1986-09-24 JP JP61226797A patent/JPS6379292A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203571A (ja) * | 1992-10-22 | 1994-07-22 | American Teleph & Telegr Co <Att> | ランダムアクセスメモリとその読取り・書込み方法 |
| JPH06208795A (ja) * | 1992-10-22 | 1994-07-26 | American Teleph & Telegr Co <Att> | ランダムアクセスメモリとその読取り・書込み回路、およびデータパケットの読取り・書込み方法 |
| WO2004059499A3 (en) * | 2002-12-30 | 2004-09-02 | Koninkl Philips Electronics Nv | Memory controller and method for writing to a memory |
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