JPS61264817A - クロツク信号発生回路 - Google Patents
クロツク信号発生回路Info
- Publication number
- JPS61264817A JPS61264817A JP60104950A JP10495085A JPS61264817A JP S61264817 A JPS61264817 A JP S61264817A JP 60104950 A JP60104950 A JP 60104950A JP 10495085 A JP10495085 A JP 10495085A JP S61264817 A JPS61264817 A JP S61264817A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock signal
- inverter
- delay
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Shift Register Type Memory (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
この発明はクロック信号発生回路の改良に関するもので
、一方の出力クロック信号を所定の量だけ遅延させるた
めに、各インバータを直列に接続して所定の遅延量を得
るようにし、その結果、各インバータを構成するトラン
ジスタの所定のパルス遅延量を小さく設定することがで
きるので、遅延量のバラツキを小さく押えることができ
、これにより出力クロック信号のオーバーラツプを防止
することができるのでダイナミック形シフトレジスタの
レーシングを防止することができる。
、一方の出力クロック信号を所定の量だけ遅延させるた
めに、各インバータを直列に接続して所定の遅延量を得
るようにし、その結果、各インバータを構成するトラン
ジスタの所定のパルス遅延量を小さく設定することがで
きるので、遅延量のバラツキを小さく押えることができ
、これにより出力クロック信号のオーバーラツプを防止
することができるのでダイナミック形シフトレジスタの
レーシングを防止することができる。
本発明はノンオーバ−ランプ２相クロツク信号を必要と
する回路、例えばダイナミック形シフトレジスタ等にク
ロック信号を供給するクロック信号発生回路に関し、特
にダイナミック形シフトレジスタのレーシング（乱調）
を防止することができるクロック信号発生回路に関する
。
する回路、例えばダイナミック形シフトレジスタ等にク
ロック信号を供給するクロック信号発生回路に関し、特
にダイナミック形シフトレジスタのレーシング（乱調）
を防止することができるクロック信号発生回路に関する
。
第３図（ａｌに従来のクロック信号発生回路の例を示す
。第３図（ａ）において、３１乃至３７はインバータ、
３８および３９はＮＡＮＤゲートである。この回路の基
本動作は、クロックパルスｃＬＫ１ヲ入力すると、各イ
ンバータによる所定のパルス遅延の後ＣＬＫ ２および
ＣＬＫ’３を出力する様に動作する。
。第３図（ａ）において、３１乃至３７はインバータ、
３８および３９はＮＡＮＤゲートである。この回路の基
本動作は、クロックパルスｃＬＫ１ヲ入力すると、各イ
ンバータによる所定のパルス遅延の後ＣＬＫ ２および
ＣＬＫ’３を出力する様に動作する。
第３図（ａ）から明らかなように、従来回路は、所定の
パルス遅延量を得るためにインバータを２段直列にかつ
これらを並列に接続している。
パルス遅延量を得るためにインバータを２段直列にかつ
これらを並列に接続している。
この回路の動作は入力クロック信号ＣＬＫ １がハイレ
ベル“Ｌ”のときは、ＮＡＮＤゲート３８のイ也方の入
力の“Ｈ”、′Ｌ″にかかわらずその出力は“Ｈ”とな
る。ＮＡＮＤゲート３８の出力ａがＩ（”であれば、イ
ンバータ３４の出力はＬ”となり、インバータ３５の出
力、即ちＮＡＮＤゲート３９の他方の入力は“Ｈ”とな
る。従って、ＮＡＮＤゲート３９の一方の入力はインバ
ータ３１により反転された“Ｈ”が入力されるのでその
出力は“Ｌ”となる。従って、インバータ３６の出力即
ち出力クロソク信号ＣＬＫ ２はＬ”となり、インバー
タ３７の出力即ち出力クロック信号ＣＬＫ ３はＨ″と
なる。
ベル“Ｌ”のときは、ＮＡＮＤゲート３８のイ也方の入
力の“Ｈ”、′Ｌ″にかかわらずその出力は“Ｈ”とな
る。ＮＡＮＤゲート３８の出力ａがＩ（”であれば、イ
ンバータ３４の出力はＬ”となり、インバータ３５の出
力、即ちＮＡＮＤゲート３９の他方の入力は“Ｈ”とな
る。従って、ＮＡＮＤゲート３９の一方の入力はインバ
ータ３１により反転された“Ｈ”が入力されるのでその
出力は“Ｌ”となる。従って、インバータ３６の出力即
ち出力クロソク信号ＣＬＫ ２はＬ”となり、インバー
タ３７の出力即ち出力クロック信号ＣＬＫ ３はＨ″と
なる。
第３図（ｂｌは、第３図（ａ）に示す回路の信号タイミ
ングチャートである。入力クロック信号ＣＬＫ １から
各インバータによって所定の遅延量を得て各点ａ、ｂ、
ｃ、ｄ、ｅに示す如き波形を得、出力クロック信号ＣＬ
Ｋ ２お・よびＣＬＫ ３を得る。この場合、遅延量ｄ
１はインバータ３２．３３の遅延量で決まり、遅延量ｄ
２はインバータ３４．３５の遅延量で決まる。この図で
はインバータ３１，３８゜３９による遅延量を無視して
いるが、実際設計上ではこれらの遅延量も計算に入れな
ければならない。
ングチャートである。入力クロック信号ＣＬＫ １から
各インバータによって所定の遅延量を得て各点ａ、ｂ、
ｃ、ｄ、ｅに示す如き波形を得、出力クロック信号ＣＬ
Ｋ ２お・よびＣＬＫ ３を得る。この場合、遅延量ｄ
１はインバータ３２．３３の遅延量で決まり、遅延量ｄ
２はインバータ３４．３５の遅延量で決まる。この図で
はインバータ３１，３８゜３９による遅延量を無視して
いるが、実際設計上ではこれらの遅延量も計算に入れな
ければならない。
第３図（ａ）の回路構成においては、出力クロック信号
ＣＬＫ ２とＣＬＫ ３とが、第４図（ａｌに示すよう
に、両方ともハイレベル（Ｈ）のタイミング、叩ち、オ
ーバーラツプすることがある。 ＣＬＫ ２およびＣＬ
Ｋ ３はダイナミック形シフトレジスタのクロック入力
端子のトランスファゲート４こ入力されるが、このよう
なオーバーランプによってトランスファゲートがオン状
態となることがあり、データを順次シフトすることがで
きずダイナミック形シフトレジスタにレーシングを生ず
ることがある。
ＣＬＫ ２とＣＬＫ ３とが、第４図（ａｌに示すよう
に、両方ともハイレベル（Ｈ）のタイミング、叩ち、オ
ーバーラツプすることがある。 ＣＬＫ ２およびＣＬ
Ｋ ３はダイナミック形シフトレジスタのクロック入力
端子のトランスファゲート４こ入力されるが、このよう
なオーバーランプによってトランスファゲートがオン状
態となることがあり、データを順次シフトすることがで
きずダイナミック形シフトレジスタにレーシングを生ず
ることがある。
このようなオーバーランプは、各インバータを構成する
トランジスタの遅延量のバラツキにより生ずる。即ち、
所定のパルス遅延量を得るようにトランジスタのＷ／Ｌ
をＷ＜Ｌ （Ｗ’：チャネル幅、Ｌ；チャネル長）とな
るように設定するが、遅延量を太き（得ようとすればす
るほど製造工程上の諸要因例えば、電源変動、温度変動
によってバラツキは大きくなり、また、第３図（ｂ）に
示すような多くのインバータの遅延量を考慮して回路定
数を設定することは非常に難しく、結果的に出力クロッ
ク信号にオーバーラツプを生ずることになる。
トランジスタの遅延量のバラツキにより生ずる。即ち、
所定のパルス遅延量を得るようにトランジスタのＷ／Ｌ
をＷ＜Ｌ （Ｗ’：チャネル幅、Ｌ；チャネル長）とな
るように設定するが、遅延量を太き（得ようとすればす
るほど製造工程上の諸要因例えば、電源変動、温度変動
によってバラツキは大きくなり、また、第３図（ｂ）に
示すような多くのインバータの遅延量を考慮して回路定
数を設定することは非常に難しく、結果的に出力クロッ
ク信号にオーバーラツプを生ずることになる。
このようなオーバーラツプを生ずると第４図（ｂ）に示
す如く、トランジスタＴ２がオフしているべきときにＴ
１とＴ２が同時にオンしてデータが破壊される問題を生
ずる。
す如く、トランジスタＴ２がオフしているべきときにＴ
１とＴ２が同時にオンしてデータが破壊される問題を生
ずる。
本発明は上述の問題点を解消したクロック信号発生回路
を提供することにあり、その手段は、第１、第２入力端
をそれぞれ有する第１．第２論理ゲートを具備し、入力
クロック信号を該第１論理ゲートの第１入力端に与え、
該入力クロック信号の反転遅延した第１信号を該第２論
理ゲートの第１入力端に与え、該第１信号を反転遅延し
た第２信号を該第１論理ゲートの第２入力端に与え、該
第２信号を反転遅延した第３信号を該第２論理ゲートの
第２入力端に与え、該第１．第２論理ゲートの出力端よ
り出力クロソク信号を得るようにしたことを特徴とする
。
を提供することにあり、その手段は、第１、第２入力端
をそれぞれ有する第１．第２論理ゲートを具備し、入力
クロック信号を該第１論理ゲートの第１入力端に与え、
該入力クロック信号の反転遅延した第１信号を該第２論
理ゲートの第１入力端に与え、該第１信号を反転遅延し
た第２信号を該第１論理ゲートの第２入力端に与え、該
第２信号を反転遅延した第３信号を該第２論理ゲートの
第２入力端に与え、該第１．第２論理ゲートの出力端よ
り出力クロソク信号を得るようにしたことを特徴とする
。
第１図は本発明に係るクロック信号発生回路の一実施例
回路図である。第１図において、１１乃至１５はインバ
ータ、１６および１７は第１論理ゲートおよび第２論理
ゲートとしてのＮＡＮＯゲートである。これらのＮＡＮ
Ｄゲートは第１および第２入力端、ｉｌ、ｉ２およびｉ
１′、ｉ２’をそれぞれ有している。第１図から明らか
なように、第１．第２および第３の各インバータを３段
直列に接続しかつ従来と比較してインバータの総数を減
らしている。即ち、３段直列接続されたインバータの各
々の出力を第１および第２のＮＡＮＤゲートに入力し、
ＣＬＫ ２に対して所定の遅延がなされたＣＬＫ ３を
得る構成となっている。この回路の動作を以下に説明す
る。入力クロック信号ＣＬＫ １がインバータ１１とＮ
ＡＮＤゲート１６の第１入力端１１に入力される。入力
クロック信号はインバータ１１により反転遅延されて第
１信号となり、この第１信号はＮＡＮＤゲート１７の第
１入力端ｉ１’に入力される。同時にこの第１信号はイ
ンバータ１２により反転遅延されて第２信号となる。こ
の第２信号は前記ＮＡＮＤゲート１６の第２入力端１２
に入力されると同時にインバータ１３により反転遅延さ
れて第３信号となる。この第３信号は前記ＮＡＮＤゲー
ト１７の第２入力端ｉ２”に入力される。
回路図である。第１図において、１１乃至１５はインバ
ータ、１６および１７は第１論理ゲートおよび第２論理
ゲートとしてのＮＡＮＯゲートである。これらのＮＡＮ
Ｄゲートは第１および第２入力端、ｉｌ、ｉ２およびｉ
１′、ｉ２’をそれぞれ有している。第１図から明らか
なように、第１．第２および第３の各インバータを３段
直列に接続しかつ従来と比較してインバータの総数を減
らしている。即ち、３段直列接続されたインバータの各
々の出力を第１および第２のＮＡＮＤゲートに入力し、
ＣＬＫ ２に対して所定の遅延がなされたＣＬＫ ３を
得る構成となっている。この回路の動作を以下に説明す
る。入力クロック信号ＣＬＫ １がインバータ１１とＮ
ＡＮＤゲート１６の第１入力端１１に入力される。入力
クロック信号はインバータ１１により反転遅延されて第
１信号となり、この第１信号はＮＡＮＤゲート１７の第
１入力端ｉ１’に入力される。同時にこの第１信号はイ
ンバータ１２により反転遅延されて第２信号となる。こ
の第２信号は前記ＮＡＮＤゲート１６の第２入力端１２
に入力されると同時にインバータ１３により反転遅延さ
れて第３信号となる。この第３信号は前記ＮＡＮＤゲー
ト１７の第２入力端ｉ２”に入力される。
例えば、出力クロック信号ＣＬＫ ２がハイレベル“Ｈ
”のときは、点Ａ、Ｃ，Ｆにおいて“Ｈ”でアリ、点Ｂ
、Ｄ、Ｅにおいてローレベル″Ｌ”である。この場合、
何らかの原因でインバータの反転遅延量によってＢ＝Ｌ
、Ｄ＝Ｈという最悪状態が生じてもＮＡＮＤゲートτ″
あるためにＣＬＫ ３が“Ｈ″になることはない。また
、ＣＬＫ ２が”Ｌ”のときは、前述の場合とは逆に、
点Ａ、Ｃ，Ｆにおいて“Ｌ”であり、点Ｂ、Ｄ、Ｅにお
いて“Ｈ″である。この場合にも、何らかの原因でＢ、
Ｄのレベルが反転してもＣＬＫ ３は“Ｈ”を維持する
。
”のときは、点Ａ、Ｃ，Ｆにおいて“Ｈ”でアリ、点Ｂ
、Ｄ、Ｅにおいてローレベル″Ｌ”である。この場合、
何らかの原因でインバータの反転遅延量によってＢ＝Ｌ
、Ｄ＝Ｈという最悪状態が生じてもＮＡＮＤゲートτ″
あるためにＣＬＫ ３が“Ｈ″になることはない。また
、ＣＬＫ ２が”Ｌ”のときは、前述の場合とは逆に、
点Ａ、Ｃ，Ｆにおいて“Ｌ”であり、点Ｂ、Ｄ、Ｅにお
いて“Ｈ″である。この場合にも、何らかの原因でＢ、
Ｄのレベルが反転してもＣＬＫ ３は“Ｈ”を維持する
。
このような構成によって、インバータを構成するトラン
ジスタ１個当りの遅延量を従来に比して小さく設定する
ことができる。即ち、従来はインバータを２段直列にし
たものを並列に用いていたので、トランジスタ１個当り
の遅延量を大きくする必要があったが、本発明では３段
直列のみとしたために、各トランジスタのＷ／ＬをＷ＞
Ｌとなるように設定し、１個当りの遅延量を小さくする
ことができる。従って全体的なパルス遅延量のバラツキ
を小さく押えることができ出、カフロック信号のオーバ
ーラツプを防止することができ、その結果、ダイナミッ
ク形シフトレジスタのレーシングを防止することができ
る。
ジスタ１個当りの遅延量を従来に比して小さく設定する
ことができる。即ち、従来はインバータを２段直列にし
たものを並列に用いていたので、トランジスタ１個当り
の遅延量を大きくする必要があったが、本発明では３段
直列のみとしたために、各トランジスタのＷ／ＬをＷ＞
Ｌとなるように設定し、１個当りの遅延量を小さくする
ことができる。従って全体的なパルス遅延量のバラツキ
を小さく押えることができ出、カフロック信号のオーバ
ーラツプを防止することができ、その結果、ダイナミッ
ク形シフトレジスタのレーシングを防止することができ
る。
第２図は第１図回路の各点における信号タイミングチャ
ートである。本図は上述の各信号レベルの説明を図にし
たものであり、Ａは入力されるクロック信号ＣＬＫ １
の波形であり、ＧおよびＨは出力されるクロック信号の
波形である。Ｂ、ＣおよびＤは各インバータ１１ 、１
２およびＩ３の出力波形である。第２図から明らかなよ
うにＣＬに３はＣＬＫ ２とオーバーランプを生ずるこ
とがないタイミングに遅延させることができる。
ートである。本図は上述の各信号レベルの説明を図にし
たものであり、Ａは入力されるクロック信号ＣＬＫ １
の波形であり、ＧおよびＨは出力されるクロック信号の
波形である。Ｂ、ＣおよびＤは各インバータ１１ 、１
２およびＩ３の出力波形である。第２図から明らかなよ
うにＣＬに３はＣＬＫ ２とオーバーランプを生ずるこ
とがないタイミングに遅延させることができる。
本発明によれば、出力クロック信号にオーバーラツプを
生じないので、ダイナミック形シフトレジスタのレーシ
ングを防止することができる。
生じないので、ダイナミック形シフトレジスタのレーシ
ングを防止することができる。
第１図は本発明に係るクロック信号発生回路の一実施例
回路図、 第２図は第１図回路の各点における信号タイミングチャ
ート、 第３図（ａ）は従来のクロック信号発生回路の例、第３
図（ｂ）は第３図（ａ）回路の各点における信号タイミ
ングチャート、 第４図（ａｌは第３図（ａ１回路の出力クロック信号の
タイミングチャート、および 第４図（ｂ）はダイナミック形シフトレジスタの部分回
路図である。 （符号の説明） １１〜１５ 、３１〜３７・・・・・・インバータ、１
６．１７．３８．３９・・・・・・ ＮＡＮＤ ゲー
ト。
回路図、 第２図は第１図回路の各点における信号タイミングチャ
ート、 第３図（ａ）は従来のクロック信号発生回路の例、第３
図（ｂ）は第３図（ａ）回路の各点における信号タイミ
ングチャート、 第４図（ａｌは第３図（ａ１回路の出力クロック信号の
タイミングチャート、および 第４図（ｂ）はダイナミック形シフトレジスタの部分回
路図である。 （符号の説明） １１〜１５ 、３１〜３７・・・・・・インバータ、１
６．１７．３８．３９・・・・・・ ＮＡＮＤ ゲー
ト。
Claims (1)
- １、第１、第２入力端をそれぞれ有する第１、第２論理
ゲートを具備し、入力クロック信号を該第１論理ゲート
の第１入力端に与え、該入力クロック信号の反転遅延し
た第１信号を該第２論理ゲートの第１入力端に与え、該
第１信号を反転遅延した第２信号を該第１論理ゲートの
第２入力端に与え、該第２信号を反転遅延した第３信号
を該第２論理ゲートの第２入力端に与え、該第１、第２
論理ゲートの出力端より出力クロック信号を得るように
したことを特徴とするクロック信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104950A JPS61264817A (ja) | 1985-05-18 | 1985-05-18 | クロツク信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104950A JPS61264817A (ja) | 1985-05-18 | 1985-05-18 | クロツク信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264817A true JPS61264817A (ja) | 1986-11-22 |
Family
ID=14394374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104950A Pending JPS61264817A (ja) | 1985-05-18 | 1985-05-18 | クロツク信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264817A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992004774A1 (en) * | 1990-09-05 | 1992-03-19 | Fujitsu Limited | Semiconductor integrated circuit |
| JPH04233014A (ja) * | 1990-06-15 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム |
| EP0514017A2 (en) * | 1991-04-25 | 1992-11-19 | Oki Electric Industry Co., Ltd. | Serial access memory |
| KR100342631B1 (ko) * | 1998-10-07 | 2002-07-04 | 가네꼬 히사시 | 지연 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181818A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | クロツク信号の発生回路 |
-
1985
- 1985-05-18 JP JP60104950A patent/JPS61264817A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181818A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | クロツク信号の発生回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233014A (ja) * | 1990-06-15 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム |
| WO1992004774A1 (en) * | 1990-09-05 | 1992-03-19 | Fujitsu Limited | Semiconductor integrated circuit |
| EP0514017A2 (en) * | 1991-04-25 | 1992-11-19 | Oki Electric Industry Co., Ltd. | Serial access memory |
| KR100342631B1 (ko) * | 1998-10-07 | 2002-07-04 | 가네꼬 히사시 | 지연 회로 |
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