JPS61264817A - クロツク信号発生回路 - Google Patents
クロツク信号発生回路Info
- Publication number
- JPS61264817A JPS61264817A JP60104950A JP10495085A JPS61264817A JP S61264817 A JPS61264817 A JP S61264817A JP 60104950 A JP60104950 A JP 60104950A JP 10495085 A JP10495085 A JP 10495085A JP S61264817 A JPS61264817 A JP S61264817A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock signal
- inverter
- delay
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Shift Register Type Memory (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
この発明はクロック信号発生回路の改良に関するもので
、一方の出力クロック信号を所定の量だけ遅延させるた
めに、各インバータを直列に接続して所定の遅延量を得
るようにし、その結果、各インバータを構成するトラン
ジスタの所定のパルス遅延量を小さく設定することがで
きるので、遅延量のバラツキを小さく押えることができ
、これにより出力クロック信号のオーバーラツプを防止
することができるのでダイナミック形シフトレジスタの
レーシングを防止することができる。
、一方の出力クロック信号を所定の量だけ遅延させるた
めに、各インバータを直列に接続して所定の遅延量を得
るようにし、その結果、各インバータを構成するトラン
ジスタの所定のパルス遅延量を小さく設定することがで
きるので、遅延量のバラツキを小さく押えることができ
、これにより出力クロック信号のオーバーラツプを防止
することができるのでダイナミック形シフトレジスタの
レーシングを防止することができる。
本発明はノンオーバ−ランプ2相クロツク信号を必要と
する回路、例えばダイナミック形シフトレジスタ等にク
ロック信号を供給するクロック信号発生回路に関し、特
にダイナミック形シフトレジスタのレーシング(乱調)
を防止することができるクロック信号発生回路に関する
。
する回路、例えばダイナミック形シフトレジスタ等にク
ロック信号を供給するクロック信号発生回路に関し、特
にダイナミック形シフトレジスタのレーシング(乱調)
を防止することができるクロック信号発生回路に関する
。
第3図(alに従来のクロック信号発生回路の例を示す
。第3図(a)において、31乃至37はインバータ、
38および39はNANDゲートである。この回路の基
本動作は、クロックパルスcLK1ヲ入力すると、各イ
ンバータによる所定のパルス遅延の後CLK 2および
CLK’3を出力する様に動作する。
。第3図(a)において、31乃至37はインバータ、
38および39はNANDゲートである。この回路の基
本動作は、クロックパルスcLK1ヲ入力すると、各イ
ンバータによる所定のパルス遅延の後CLK 2および
CLK’3を出力する様に動作する。
第3図(a)から明らかなように、従来回路は、所定の
パルス遅延量を得るためにインバータを2段直列にかつ
これらを並列に接続している。
パルス遅延量を得るためにインバータを2段直列にかつ
これらを並列に接続している。
この回路の動作は入力クロック信号CLK 1がハイレ
ベル“L”のときは、NANDゲート38のイ也方の入
力の“H”、′L″にかかわらずその出力は“H”とな
る。NANDゲート38の出力aがI(”であれば、イ
ンバータ34の出力はL”となり、インバータ35の出
力、即ちNANDゲート39の他方の入力は“H”とな
る。従って、NANDゲート39の一方の入力はインバ
ータ31により反転された“H”が入力されるのでその
出力は“L”となる。従って、インバータ36の出力即
ち出力クロソク信号CLK 2はL”となり、インバー
タ37の出力即ち出力クロック信号CLK 3はH″と
なる。
ベル“L”のときは、NANDゲート38のイ也方の入
力の“H”、′L″にかかわらずその出力は“H”とな
る。NANDゲート38の出力aがI(”であれば、イ
ンバータ34の出力はL”となり、インバータ35の出
力、即ちNANDゲート39の他方の入力は“H”とな
る。従って、NANDゲート39の一方の入力はインバ
ータ31により反転された“H”が入力されるのでその
出力は“L”となる。従って、インバータ36の出力即
ち出力クロソク信号CLK 2はL”となり、インバー
タ37の出力即ち出力クロック信号CLK 3はH″と
なる。
第3図(blは、第3図(a)に示す回路の信号タイミ
ングチャートである。入力クロック信号CLK 1から
各インバータによって所定の遅延量を得て各点a、b、
c、d、eに示す如き波形を得、出力クロック信号CL
K 2お・よびCLK 3を得る。この場合、遅延量d
1はインバータ32.33の遅延量で決まり、遅延量d
2はインバータ34.35の遅延量で決まる。この図で
はインバータ31,38゜39による遅延量を無視して
いるが、実際設計上ではこれらの遅延量も計算に入れな
ければならない。
ングチャートである。入力クロック信号CLK 1から
各インバータによって所定の遅延量を得て各点a、b、
c、d、eに示す如き波形を得、出力クロック信号CL
K 2お・よびCLK 3を得る。この場合、遅延量d
1はインバータ32.33の遅延量で決まり、遅延量d
2はインバータ34.35の遅延量で決まる。この図で
はインバータ31,38゜39による遅延量を無視して
いるが、実際設計上ではこれらの遅延量も計算に入れな
ければならない。
第3図(a)の回路構成においては、出力クロック信号
CLK 2とCLK 3とが、第4図(alに示すよう
に、両方ともハイレベル(H)のタイミング、叩ち、オ
ーバーラツプすることがある。 CLK 2およびCL
K 3はダイナミック形シフトレジスタのクロック入力
端子のトランスファゲート4こ入力されるが、このよう
なオーバーランプによってトランスファゲートがオン状
態となることがあり、データを順次シフトすることがで
きずダイナミック形シフトレジスタにレーシングを生ず
ることがある。
CLK 2とCLK 3とが、第4図(alに示すよう
に、両方ともハイレベル(H)のタイミング、叩ち、オ
ーバーラツプすることがある。 CLK 2およびCL
K 3はダイナミック形シフトレジスタのクロック入力
端子のトランスファゲート4こ入力されるが、このよう
なオーバーランプによってトランスファゲートがオン状
態となることがあり、データを順次シフトすることがで
きずダイナミック形シフトレジスタにレーシングを生ず
ることがある。
このようなオーバーランプは、各インバータを構成する
トランジスタの遅延量のバラツキにより生ずる。即ち、
所定のパルス遅延量を得るようにトランジスタのW/L
をW<L (W’:チャネル幅、L;チャネル長)とな
るように設定するが、遅延量を太き(得ようとすればす
るほど製造工程上の諸要因例えば、電源変動、温度変動
によってバラツキは大きくなり、また、第3図(b)に
示すような多くのインバータの遅延量を考慮して回路定
数を設定することは非常に難しく、結果的に出力クロッ
ク信号にオーバーラツプを生ずることになる。
トランジスタの遅延量のバラツキにより生ずる。即ち、
所定のパルス遅延量を得るようにトランジスタのW/L
をW<L (W’:チャネル幅、L;チャネル長)とな
るように設定するが、遅延量を太き(得ようとすればす
るほど製造工程上の諸要因例えば、電源変動、温度変動
によってバラツキは大きくなり、また、第3図(b)に
示すような多くのインバータの遅延量を考慮して回路定
数を設定することは非常に難しく、結果的に出力クロッ
ク信号にオーバーラツプを生ずることになる。
このようなオーバーラツプを生ずると第4図(b)に示
す如く、トランジスタT2がオフしているべきときにT
1とT2が同時にオンしてデータが破壊される問題を生
ずる。
す如く、トランジスタT2がオフしているべきときにT
1とT2が同時にオンしてデータが破壊される問題を生
ずる。
本発明は上述の問題点を解消したクロック信号発生回路
を提供することにあり、その手段は、第1、第2入力端
をそれぞれ有する第1.第2論理ゲートを具備し、入力
クロック信号を該第1論理ゲートの第1入力端に与え、
該入力クロック信号の反転遅延した第1信号を該第2論
理ゲートの第1入力端に与え、該第1信号を反転遅延し
た第2信号を該第1論理ゲートの第2入力端に与え、該
第2信号を反転遅延した第3信号を該第2論理ゲートの
第2入力端に与え、該第1.第2論理ゲートの出力端よ
り出力クロソク信号を得るようにしたことを特徴とする
。
を提供することにあり、その手段は、第1、第2入力端
をそれぞれ有する第1.第2論理ゲートを具備し、入力
クロック信号を該第1論理ゲートの第1入力端に与え、
該入力クロック信号の反転遅延した第1信号を該第2論
理ゲートの第1入力端に与え、該第1信号を反転遅延し
た第2信号を該第1論理ゲートの第2入力端に与え、該
第2信号を反転遅延した第3信号を該第2論理ゲートの
第2入力端に与え、該第1.第2論理ゲートの出力端よ
り出力クロソク信号を得るようにしたことを特徴とする
。
第1図は本発明に係るクロック信号発生回路の一実施例
回路図である。第1図において、11乃至15はインバ
ータ、16および17は第1論理ゲートおよび第2論理
ゲートとしてのNANOゲートである。これらのNAN
Dゲートは第1および第2入力端、il、i2およびi
1′、i2’をそれぞれ有している。第1図から明らか
なように、第1.第2および第3の各インバータを3段
直列に接続しかつ従来と比較してインバータの総数を減
らしている。即ち、3段直列接続されたインバータの各
々の出力を第1および第2のNANDゲートに入力し、
CLK 2に対して所定の遅延がなされたCLK 3を
得る構成となっている。この回路の動作を以下に説明す
る。入力クロック信号CLK 1がインバータ11とN
ANDゲート16の第1入力端11に入力される。入力
クロック信号はインバータ11により反転遅延されて第
1信号となり、この第1信号はNANDゲート17の第
1入力端i1’に入力される。同時にこの第1信号はイ
ンバータ12により反転遅延されて第2信号となる。こ
の第2信号は前記NANDゲート16の第2入力端12
に入力されると同時にインバータ13により反転遅延さ
れて第3信号となる。この第3信号は前記NANDゲー
ト17の第2入力端i2”に入力される。
回路図である。第1図において、11乃至15はインバ
ータ、16および17は第1論理ゲートおよび第2論理
ゲートとしてのNANOゲートである。これらのNAN
Dゲートは第1および第2入力端、il、i2およびi
1′、i2’をそれぞれ有している。第1図から明らか
なように、第1.第2および第3の各インバータを3段
直列に接続しかつ従来と比較してインバータの総数を減
らしている。即ち、3段直列接続されたインバータの各
々の出力を第1および第2のNANDゲートに入力し、
CLK 2に対して所定の遅延がなされたCLK 3を
得る構成となっている。この回路の動作を以下に説明す
る。入力クロック信号CLK 1がインバータ11とN
ANDゲート16の第1入力端11に入力される。入力
クロック信号はインバータ11により反転遅延されて第
1信号となり、この第1信号はNANDゲート17の第
1入力端i1’に入力される。同時にこの第1信号はイ
ンバータ12により反転遅延されて第2信号となる。こ
の第2信号は前記NANDゲート16の第2入力端12
に入力されると同時にインバータ13により反転遅延さ
れて第3信号となる。この第3信号は前記NANDゲー
ト17の第2入力端i2”に入力される。
例えば、出力クロック信号CLK 2がハイレベル“H
”のときは、点A、C,Fにおいて“H”でアリ、点B
、D、Eにおいてローレベル″L”である。この場合、
何らかの原因でインバータの反転遅延量によってB=L
、D=Hという最悪状態が生じてもNANDゲートτ″
あるためにCLK 3が“H″になることはない。また
、CLK 2が”L”のときは、前述の場合とは逆に、
点A、C,Fにおいて“L”であり、点B、D、Eにお
いて“H″である。この場合にも、何らかの原因でB、
Dのレベルが反転してもCLK 3は“H”を維持する
。
”のときは、点A、C,Fにおいて“H”でアリ、点B
、D、Eにおいてローレベル″L”である。この場合、
何らかの原因でインバータの反転遅延量によってB=L
、D=Hという最悪状態が生じてもNANDゲートτ″
あるためにCLK 3が“H″になることはない。また
、CLK 2が”L”のときは、前述の場合とは逆に、
点A、C,Fにおいて“L”であり、点B、D、Eにお
いて“H″である。この場合にも、何らかの原因でB、
Dのレベルが反転してもCLK 3は“H”を維持する
。
このような構成によって、インバータを構成するトラン
ジスタ1個当りの遅延量を従来に比して小さく設定する
ことができる。即ち、従来はインバータを2段直列にし
たものを並列に用いていたので、トランジスタ1個当り
の遅延量を大きくする必要があったが、本発明では3段
直列のみとしたために、各トランジスタのW/LをW>
Lとなるように設定し、1個当りの遅延量を小さくする
ことができる。従って全体的なパルス遅延量のバラツキ
を小さく押えることができ出、カフロック信号のオーバ
ーラツプを防止することができ、その結果、ダイナミッ
ク形シフトレジスタのレーシングを防止することができ
る。
ジスタ1個当りの遅延量を従来に比して小さく設定する
ことができる。即ち、従来はインバータを2段直列にし
たものを並列に用いていたので、トランジスタ1個当り
の遅延量を大きくする必要があったが、本発明では3段
直列のみとしたために、各トランジスタのW/LをW>
Lとなるように設定し、1個当りの遅延量を小さくする
ことができる。従って全体的なパルス遅延量のバラツキ
を小さく押えることができ出、カフロック信号のオーバ
ーラツプを防止することができ、その結果、ダイナミッ
ク形シフトレジスタのレーシングを防止することができ
る。
第2図は第1図回路の各点における信号タイミングチャ
ートである。本図は上述の各信号レベルの説明を図にし
たものであり、Aは入力されるクロック信号CLK 1
の波形であり、GおよびHは出力されるクロック信号の
波形である。B、CおよびDは各インバータ11 、1
2およびI3の出力波形である。第2図から明らかなよ
うにCLに3はCLK 2とオーバーランプを生ずるこ
とがないタイミングに遅延させることができる。
ートである。本図は上述の各信号レベルの説明を図にし
たものであり、Aは入力されるクロック信号CLK 1
の波形であり、GおよびHは出力されるクロック信号の
波形である。B、CおよびDは各インバータ11 、1
2およびI3の出力波形である。第2図から明らかなよ
うにCLに3はCLK 2とオーバーランプを生ずるこ
とがないタイミングに遅延させることができる。
本発明によれば、出力クロック信号にオーバーラツプを
生じないので、ダイナミック形シフトレジスタのレーシ
ングを防止することができる。
生じないので、ダイナミック形シフトレジスタのレーシ
ングを防止することができる。
第1図は本発明に係るクロック信号発生回路の一実施例
回路図、 第2図は第1図回路の各点における信号タイミングチャ
ート、 第3図(a)は従来のクロック信号発生回路の例、第3
図(b)は第3図(a)回路の各点における信号タイミ
ングチャート、 第4図(alは第3図(a1回路の出力クロック信号の
タイミングチャート、および 第4図(b)はダイナミック形シフトレジスタの部分回
路図である。 (符号の説明) 11〜15 、31〜37・・・・・・インバータ、1
6.17.38.39・・・・・・ NAND ゲー
ト。
回路図、 第2図は第1図回路の各点における信号タイミングチャ
ート、 第3図(a)は従来のクロック信号発生回路の例、第3
図(b)は第3図(a)回路の各点における信号タイミ
ングチャート、 第4図(alは第3図(a1回路の出力クロック信号の
タイミングチャート、および 第4図(b)はダイナミック形シフトレジスタの部分回
路図である。 (符号の説明) 11〜15 、31〜37・・・・・・インバータ、1
6.17.38.39・・・・・・ NAND ゲー
ト。
Claims (1)
- 1、第1、第2入力端をそれぞれ有する第1、第2論理
ゲートを具備し、入力クロック信号を該第1論理ゲート
の第1入力端に与え、該入力クロック信号の反転遅延し
た第1信号を該第2論理ゲートの第1入力端に与え、該
第1信号を反転遅延した第2信号を該第1論理ゲートの
第2入力端に与え、該第2信号を反転遅延した第3信号
を該第2論理ゲートの第2入力端に与え、該第1、第2
論理ゲートの出力端より出力クロック信号を得るように
したことを特徴とするクロック信号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60104950A JPS61264817A (ja) | 1985-05-18 | 1985-05-18 | クロツク信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60104950A JPS61264817A (ja) | 1985-05-18 | 1985-05-18 | クロツク信号発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61264817A true JPS61264817A (ja) | 1986-11-22 |
Family
ID=14394374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60104950A Pending JPS61264817A (ja) | 1985-05-18 | 1985-05-18 | クロツク信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61264817A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1992004774A1 (en) * | 1990-09-05 | 1992-03-19 | Fujitsu Limited | Semiconductor integrated circuit |
JPH04233014A (ja) * | 1990-06-15 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム |
EP0514017A2 (en) * | 1991-04-25 | 1992-11-19 | Oki Electric Industry Co., Ltd. | Serial access memory |
KR100342631B1 (ko) * | 1998-10-07 | 2002-07-04 | 가네꼬 히사시 | 지연 회로 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59181818A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | クロツク信号の発生回路 |
-
1985
- 1985-05-18 JP JP60104950A patent/JPS61264817A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59181818A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | クロツク信号の発生回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04233014A (ja) * | 1990-06-15 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム |
WO1992004774A1 (en) * | 1990-09-05 | 1992-03-19 | Fujitsu Limited | Semiconductor integrated circuit |
EP0514017A2 (en) * | 1991-04-25 | 1992-11-19 | Oki Electric Industry Co., Ltd. | Serial access memory |
KR100342631B1 (ko) * | 1998-10-07 | 2002-07-04 | 가네꼬 히사시 | 지연 회로 |
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