JPS60174522A - 論理回路 - Google Patents
論理回路Info
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- JPS60174522A JPS60174522A JP59230064A JP23006484A JPS60174522A JP S60174522 A JPS60174522 A JP S60174522A JP 59230064 A JP59230064 A JP 59230064A JP 23006484 A JP23006484 A JP 23006484A JP S60174522 A JPS60174522 A JP S60174522A
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- JP
- Japan
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- effect transistor
- data
- latch
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- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電界効果型トランジスタにより構成された論理
回路、より詳細には電界効果型トランジスタにより構成
されてラッチ、特にシフトレジスタラッチを形成する論
理回路に関する。
回路、より詳細には電界効果型トランジスタにより構成
されてラッチ、特にシフトレジスタラッチを形成する論
理回路に関する。
従来技術とその問題点
従来技術のシフトレジスタの一例を第1図に示して説明
すると、先ずそれには第1のラッチ段1及び第2のラッ
チ段11が設けられている。第1のラッチ段は組合せ論
理のデータを表わす論理信号値の形状の入力を受信し、
クロック2が生じると端子2のデータが主ラツチ5にロ
ードされ、クロック1が生じると端子4のデータも主ラ
ンチ5にローrされる。主ラツチ5はデータを記憶し、
記憶されたデータの代表的サンプルを出力端子6に出し
、それはクロック3が生じると従ラツチ7にロードされ
る。従ラツチに記憶されている場合、主ラツチ5はクロ
ック3が生じるまでデータを内部記憶する。従ラツチ7
はデータを記憶して記憶データの代表サンプルを端子8
及び9に出して第2段シフトレジスタラッチ11へ加え
る。第2段シフトレジスタラッチ11は入力組合せ回路
13を含み、それは第1図に示す従来技術では、AND
−OR組合せ、主ラツチ15及び従ラツチ17である。
すると、先ずそれには第1のラッチ段1及び第2のラッ
チ段11が設けられている。第1のラッチ段は組合せ論
理のデータを表わす論理信号値の形状の入力を受信し、
クロック2が生じると端子2のデータが主ラツチ5にロ
ードされ、クロック1が生じると端子4のデータも主ラ
ンチ5にローrされる。主ラツチ5はデータを記憶し、
記憶されたデータの代表的サンプルを出力端子6に出し
、それはクロック3が生じると従ラツチ7にロードされ
る。従ラツチに記憶されている場合、主ラツチ5はクロ
ック3が生じるまでデータを内部記憶する。従ラツチ7
はデータを記憶して記憶データの代表サンプルを端子8
及び9に出して第2段シフトレジスタラッチ11へ加え
る。第2段シフトレジスタラッチ11は入力組合せ回路
13を含み、それは第1図に示す従来技術では、AND
−OR組合せ、主ラツチ15及び従ラツチ17である。
主ラツチ15はクロック1もしくは2が生じた時に夫々
端子8もしくは10上のデータを記憶しその表示を端子
12に出して従ラツチ17に加え、従ラツチ17はクロ
ック3が生じる時に端子12上に存在する論理値を記憶
しそれを表わす信号をその出力端子14上に生じる。
端子8もしくは10上のデータを記憶しその表示を端子
12に出して従ラツチ17に加え、従ラツチ17はクロ
ック3が生じる時に端子12上に存在する論理値を記憶
しそれを表わす信号をその出力端子14上に生じる。
次に参考用に作成された第2図は、第1図において、従
来技術のレベル感知シフトレジスクラッチであるシフト
レジスクラッチの波形図を示すも、のである。第1図の
シストレジスタラッチ100を作動させるのに必要な3
個のクロックがシストレジスタラッチに与えられる。そ
れらはデータを主ラツチ゛5及び15に記憶するクロッ
ク1及び2と、データを従ラツチ7及び13にローrす
るクロック3とである。クロック1及び2は波形2゜と
して示され、クロック3は波形22で示される。
来技術のレベル感知シフトレジスクラッチであるシフト
レジスクラッチの波形図を示すも、のである。第1図の
シストレジスタラッチ100を作動させるのに必要な3
個のクロックがシストレジスタラッチに与えられる。そ
れらはデータを主ラツチ゛5及び15に記憶するクロッ
ク1及び2と、データを従ラツチ7及び13にローrす
るクロック3とである。クロック1及び2は波形2゜と
して示され、クロック3は波形22で示される。
シフトレジスタラッ“チ100の内部動作のためにはい
くつかのクロックパルスを内部的に発生させる必要があ
り、それらは波形24で示すQlであり、クロック3の
立下り端とクロック1の立上り端の間で論理1指標を与
える。波形28は。4信号であって、これは第1図の従
来技術において、波形22で示すクロツク3信号と同じ
である。また、波形26はシフトレゾスクラッチ100
により使用される内部発生クロック信号であり、これは
波形24に示すQ11信と波形28に示すQ44信との
DOT積である。これらの信号は通常シフトレジスタラ
ッチ回路100に内蔵されたクロック回路によりクロッ
ク1、クロック2及びフロラトランジスタ技術により具
現される場合には、第2図に示す多重クロック構成を必
要とし、しかも組合せ論理3及び13において波形2o
に示すクロック1の後尾端により判断を完結しなければ
ならない。このことは、装置の速度増進のための必要条
件である、クロック3を使用して組合せ論理の最終段を
放電させる場合に、電界効果型トランジスタ論理につい
て問題を生じる原因となる。従って、従来技術のシフト
レジスタラッチはその実施に際し様々の制約を受け、一
般的に高速の応用には適さないものであった。
くつかのクロックパルスを内部的に発生させる必要があ
り、それらは波形24で示すQlであり、クロック3の
立下り端とクロック1の立上り端の間で論理1指標を与
える。波形28は。4信号であって、これは第1図の従
来技術において、波形22で示すクロツク3信号と同じ
である。また、波形26はシフトレゾスクラッチ100
により使用される内部発生クロック信号であり、これは
波形24に示すQ11信と波形28に示すQ44信との
DOT積である。これらの信号は通常シフトレジスタラ
ッチ回路100に内蔵されたクロック回路によりクロッ
ク1、クロック2及びフロラトランジスタ技術により具
現される場合には、第2図に示す多重クロック構成を必
要とし、しかも組合せ論理3及び13において波形2o
に示すクロック1の後尾端により判断を完結しなければ
ならない。このことは、装置の速度増進のための必要条
件である、クロック3を使用して組合せ論理の最終段を
放電させる場合に、電界効果型トランジスタ論理につい
て問題を生じる原因となる。従って、従来技術のシフト
レジスタラッチはその実施に際し様々の制約を受け、一
般的に高速の応用には適さないものであった。
かくして本発明は、従来技術における叙上の問題点を有
効に解決することを主要な目的とし、この目的の達成の
ために下記のような技術手段を採択して成る新規な構成
を提供するものである。すなわち、後述する実施例に関
する説明により一段と明らかにされるが、本発明におい
ては、論理回、路の組合せがデータについて論理演算を
実行し、これには複数個のシフトレジスタラッチを含ん
でいる。各シフトレジスタラッチはデータを記憶するラ
ッチ装置と、第1状態においてラッチ装置を接続論理回
路のデータ及びクロック信号から分離し第2状態におい
てデータをラッチ装置に通す分離装置を含んでいる。各
シフトレジスタはまた分離装置及びラッチ装置の消費電
力を低減する電力低減装置も含んでいる。
効に解決することを主要な目的とし、この目的の達成の
ために下記のような技術手段を採択して成る新規な構成
を提供するものである。すなわち、後述する実施例に関
する説明により一段と明らかにされるが、本発明におい
ては、論理回、路の組合せがデータについて論理演算を
実行し、これには複数個のシフトレジスタラッチを含ん
でいる。各シフトレジスタラッチはデータを記憶するラ
ッチ装置と、第1状態においてラッチ装置を接続論理回
路のデータ及びクロック信号から分離し第2状態におい
てデータをラッチ装置に通す分離装置を含んでいる。各
シフトレジスタはまた分離装置及びラッチ装置の消費電
力を低減する電力低減装置も含んでいる。
ラッチ装置は各々がインバータとして構成された2個の
電界効果型トランジスタ回路からなっている。インバー
タは各入力端子に加わる信号の補数をその出力端子に出
し、互いに直列接続されている。可制御帰還回路が2個
のインバータ回路の直列組合せの最終部材の出力を2個
の直列接続インバータ回路の直列組合せの第1部材の入
力に接続する。
電界効果型トランジスタ回路からなっている。インバー
タは各入力端子に加わる信号の補数をその出力端子に出
し、互いに直列接続されている。可制御帰還回路が2個
のインバータ回路の直列組合せの最終部材の出力を2個
の直列接続インバータ回路の直列組合せの第1部材の入
力に接続する。
各電界効果型トランジスタ回路が2個のデプレッション
トランジスタと1個のエンハンスメントトランジスタを
含み、それは入力として使用するr−)と、トランジス
タをバイアスするソースと基漁電位に接続するドレーン
を有している、第1のデプレッショントランジスタは始
動信号を受信するテートと、エンハンスメントトランジ
スタのソースに接続されたドレーンとバイアス信号を受
信するソースを有している。第2のデプレッショントラ
ンジスタは第2の始動信号を受信するp、+−トと、第
1のデプレッショントランジスタのソースに接続された
ドレーンとバイアス信号を受信するソースを有している
。
トランジスタと1個のエンハンスメントトランジスタを
含み、それは入力として使用するr−)と、トランジス
タをバイアスするソースと基漁電位に接続するドレーン
を有している、第1のデプレッショントランジスタは始
動信号を受信するテートと、エンハンスメントトランジ
スタのソースに接続されたドレーンとバイアス信号を受
信するソースを有している。第2のデプレッショントラ
ンジスタは第2の始動信号を受信するp、+−トと、第
1のデプレッショントランジスタのソースに接続された
ドレーンとバイアス信号を受信するソースを有している
。
開示するシストレジスタラッチは、シフトレゾスクラッ
チ及び互いに接続された複数個のシフトレジスタラッチ
を通るデータ流をチェックする回路チェック装置をも含
んでいる“。
チ及び互いに接続された複数個のシフトレジスタラッチ
を通るデータ流をチェックする回路チェック装置をも含
んでいる“。
さらに、ラッチ装置の出力をバッファする出力バッファ
装置を含む発明の実施例も開示されている。
装置を含む発明の実施例も開示されている。
次に第6図にランダムアクセスメモリ(RAM )等の
装置である論理回路30のブロック図を示す。
装置である論理回路30のブロック図を示す。
ランダムアクセスメモリ30は第1段36、第2段3B
及び第N段40に配置された複数個のシフトレジスタラ
ッチ37を含んでいる。論理回路30すなわちRAMに
構成された複数個のシフトレジスタラッチ37はデータ
ソース41からデータバス39を介して各シフトレジス
タラッチへ送られるデータを記憶し、前記各シフトレゾ
スクラッチは入力線43によりデータバス39へ接続さ
れている。
及び第N段40に配置された複数個のシフトレジスタラ
ッチ37を含んでいる。論理回路30すなわちRAMに
構成された複数個のシフトレジスタラッチ37はデータ
ソース41からデータバス39を介して各シフトレジス
タラッチへ送られるデータを記憶し、前記各シフトレゾ
スクラッチは入力線43によりデータバス39へ接続さ
れている。
入力接続論理33はデータバス31を介して第1段36
へ接続され、それはまた第2段38及び第N段40を互
いに接続し出力接続論理35にも接続する。入力接続論
理33はもう一つのRAM論理回路もしくはデータバス
31に接続された他の回路もしくは通常メモリ、マイク
ロプロセッサもしくはコンピュータ周辺装置内にある他
種の回路とすることができる。出力接続論理35はもう
一つのメモリ回路もしくは他の論理回路もしくは出力装
置に接続する出力端末装置等の装置とすることができる
。データバス49はまた各シフトレジスタラッチから出
力接続論理35へ出力を出す。
へ接続され、それはまた第2段38及び第N段40を互
いに接続し出力接続論理35にも接続する。入力接続論
理33はもう一つのRAM論理回路もしくはデータバス
31に接続された他の回路もしくは通常メモリ、マイク
ロプロセッサもしくはコンピュータ周辺装置内にある他
種の回路とすることができる。出力接続論理35はもう
一つのメモリ回路もしくは他の論理回路もしくは出力装
置に接続する出力端末装置等の装置とすることができる
。データバス49はまた各シフトレジスタラッチから出
力接続論理35へ出力を出す。
クロック発生器47が各シフトレジスタラッチ37内に
データをローP及びシフトするのに使用するクロック信
号を発生し、これらのクロックをデータバス47を介し
て各シフトレジスタラッチへ送る。
データをローP及びシフトするのに使用するクロック信
号を発生し、これらのクロックをデータバス47を介し
て各シフトレジスタラッチへ送る。
第4図は本発明の一実施例において各シフトレジスタラ
ッチ37の論理図であり、バス47を介したクロック信
号だけでなく入力線43及びデータバス39からの入力
データを受信してこれらの信号をインバータ53に加え
る入力組合せ論理47を有している。組合せ論理51を
介してデータのクロックインに使用するクロックの後で
生じるクロックは″AND″r−ト55によりインバー
タ53の出力をr−)L、てそこからの出力論理をラッ
チ回路57へ通す。組合せ論理51は論理信号を結合可
能としてシフトレジスタラッチに加えるだけでなく、イ
ンバータ53及びNデート55と共にシフトレジスタラ
ッチ57から線4T上のクロック及びデータ線59上の
データを分離する。
ッチ37の論理図であり、バス47を介したクロック信
号だけでなく入力線43及びデータバス39からの入力
データを受信してこれらの信号をインバータ53に加え
る入力組合せ論理47を有している。組合せ論理51を
介してデータのクロックインに使用するクロックの後で
生じるクロックは″AND″r−ト55によりインバー
タ53の出力をr−)L、てそこからの出力論理をラッ
チ回路57へ通す。組合せ論理51は論理信号を結合可
能としてシフトレジスタラッチに加えるだけでなく、イ
ンバータ53及びNデート55と共にシフトレジスタラ
ッチ57から線4T上のクロック及びデータ線59上の
データを分離する。
ラッチ回路はインバータ59及び61の直列組合せによ
り構成されておりそれには滞電ループ形状のリフレッシ
ュ回路が設けられていてインバータ61の出力を″AN
D″デート63を介してインバータ590入力へ接続し
、AND″r−)590入力に記憶されたデータを周期
的にリフレッシュする。この実施例において周期速度は
各クロツク1信号の発生頻度である。インバータの出力
はデータ線49B及び監視線49Aへ出され名。バッフ
ァ回路がバッファ65を介してさらに出力をバッファし
ラッチ57からデータ線31を分離する。
り構成されておりそれには滞電ループ形状のリフレッシ
ュ回路が設けられていてインバータ61の出力を″AN
D″デート63を介してインバータ590入力へ接続し
、AND″r−)590入力に記憶されたデータを周期
的にリフレッシュする。この実施例において周期速度は
各クロツク1信号の発生頻度である。インバータの出力
はデータ線49B及び監視線49Aへ出され名。バッフ
ァ回路がバッファ65を介してさらに出力をバッファし
ラッチ57からデータ線31を分離する。
次に、第5図は同じく本発明の実施例において、各シフ
トレゾスクラッチ37の略図を示し、ここで組合せ論理
51は電界効果型トランジスタ67゜69及び73から
なり、そのドレーンはノード73において互いに接続さ
れている。ソースはそれぞれ入力端子43A、43B及
び430である。
トレゾスクラッチ37の略図を示し、ここで組合せ論理
51は電界効果型トランジスタ67゜69及び73から
なり、そのドレーンはノード73において互いに接続さ
れている。ソースはそれぞれ入力端子43A、43B及
び430である。
第5図の実施例において、電界効果型トランジスタ装置
69及び71のr−)はクロック1として示すりpツク
によりクロックされ、電界効果型トランジスタ61のダ
ートは端子47Aを介して電界効果型トランジスタ67
に加えられるクロック2によりクロックされる。第1の
インバータ53はエンハンスメントロードと定義され、
ラッ゛チ57をロードするクロックによりクロックされ
る。
69及び71のr−)はクロック1として示すりpツク
によりクロックされ、電界効果型トランジスタ61のダ
ートは端子47Aを介して電界効果型トランジスタ67
に加えられるクロック2によりクロックされる。第1の
インバータ53はエンハンスメントロードと定義され、
ラッ゛チ57をロードするクロックによりクロックされ
る。
インバータ53は2個の電界効果型トランシスタフ5及
び77を含み、電界効果型トランジスタ75は第4図の
”AND″r−)55をクロックするのと同じクロック
によりクロックされる。第5図のAND″r−)55は
電界効果型トランジスタ9として示され、トランジスタ
TTのドレーンをインバータ59の一部である電界効果
型トランジスタ85のr−)に、接続する。イン・ぐ−
夕59はまた実施例のインバータ53及び’ AND″
デート55をクロックするのと同じクロックによりクロ
ックされる。しかしながらクロック信号、クロック6が
Hであると、デゾレッションロードとして定義されるイ
ンバータ59は非常にアクティブとなり、Lであるとそ
のインピーダンスが非常に高い状態となってインバータ
段を流れる電流は非常に低くなり従ってインバータの消
費電力も低くなる。これはエンハンスメントトランジス
タ85を使用して行われ、入力はそのr−)を介してA
ND r−) 55すなわち電界効果型トランジスタ1
9から加えられる。インバータは直列結合されたデプレ
ッショントランジスタ81を含み、そのソースは、図示
しないソースからのバイアス電圧であるVccに接続さ
れ、ドレーンはやはりデプレッショントランジスタであ
る第2の電界効果型トランジスタ83のソースに接続さ
れている。前記したようにトランジスタ83のダートは
クロック3に接続されている。トランジスタ83のドレ
ーンは電界効果型トランジスタ85のソースに接続され
ており、そのドレーンは接地符号で示すように基準電位
に接続されている。
び77を含み、電界効果型トランジスタ75は第4図の
”AND″r−)55をクロックするのと同じクロック
によりクロックされる。第5図のAND″r−)55は
電界効果型トランジスタ9として示され、トランジスタ
TTのドレーンをインバータ59の一部である電界効果
型トランジスタ85のr−)に、接続する。イン・ぐ−
夕59はまた実施例のインバータ53及び’ AND″
デート55をクロックするのと同じクロックによりクロ
ックされる。しかしながらクロック信号、クロック6が
Hであると、デゾレッションロードとして定義されるイ
ンバータ59は非常にアクティブとなり、Lであるとそ
のインピーダンスが非常に高い状態となってインバータ
段を流れる電流は非常に低くなり従ってインバータの消
費電力も低くなる。これはエンハンスメントトランジス
タ85を使用して行われ、入力はそのr−)を介してA
ND r−) 55すなわち電界効果型トランジスタ1
9から加えられる。インバータは直列結合されたデプレ
ッショントランジスタ81を含み、そのソースは、図示
しないソースからのバイアス電圧であるVccに接続さ
れ、ドレーンはやはりデプレッショントランジスタであ
る第2の電界効果型トランジスタ83のソースに接続さ
れている。前記したようにトランジスタ83のダートは
クロック3に接続されている。トランジスタ83のドレ
ーンは電界効果型トランジスタ85のソースに接続され
ており、そのドレーンは接地符号で示すように基準電位
に接続されている。
もちろんラッチからの第1の出力はデプレッショントラ
ンジスタ81のr−)に接続された導体49Aから与え
られる。さらに導体49Aを監視してそこから電界効果
型トランジスタ85のダートに記憶されているものの状
態すなわち論理状態を決定することができる。
ンジスタ81のr−)に接続された導体49Aから与え
られる。さらに導体49Aを監視してそこから電界効果
型トランジスタ85のダートに記憶されているものの状
態すなわち論理状態を決定することができる。
インバータ61はデプレッション電界効果型トランジス
タ87の直列結合を含み、そのソー X ハVC+Oに
接続され、そのドレーンは電界効果型トランジスタ89
のソースに接続されている。電界効果型トランジスタ8
7のr−)はそのドレーンに接続されており、また前記
したように全体回路がインバータ59と同様に低電力動
作を行うように構成されている。デプレッション電界効
果型トランジスタ89のドレーンはエンハンスメント電
界効果型トランジスタ91のソースに接続されそのドレ
ーンは基準電位に接続されている。電界効果型トランジ
スタ91のソースから導体49Bを介して出力が出され
、それはまたランチ5Tの状態を監視するのに使用でき
る。帰還回路すなわち導体49Bは鴫界効果型トランシ
スタロ3によりトランジスタ85のr−)に接続されて
いる。出力バッファ回路85は2個の並列電界効果型ト
ランジスタ93及び95の直列結合を含み、それは実施
例′ではクロック1によりクロックされ、そのソースは
データバスに接続され、特に導体31A及び31Bに接
続され、そのドレーンは一緒に接続され、且つ電界効果
型トランジスタ97のソースに接続され、そのドレーン
は基憩電位に接続されている。
タ87の直列結合を含み、そのソー X ハVC+Oに
接続され、そのドレーンは電界効果型トランジスタ89
のソースに接続されている。電界効果型トランジスタ8
7のr−)はそのドレーンに接続されており、また前記
したように全体回路がインバータ59と同様に低電力動
作を行うように構成されている。デプレッション電界効
果型トランジスタ89のドレーンはエンハンスメント電
界効果型トランジスタ91のソースに接続されそのドレ
ーンは基準電位に接続されている。電界効果型トランジ
スタ91のソースから導体49Bを介して出力が出され
、それはまたランチ5Tの状態を監視するのに使用でき
る。帰還回路すなわち導体49Bは鴫界効果型トランシ
スタロ3によりトランジスタ85のr−)に接続されて
いる。出力バッファ回路85は2個の並列電界効果型ト
ランジスタ93及び95の直列結合を含み、それは実施
例′ではクロック1によりクロックされ、そのソースは
データバスに接続され、特に導体31A及び31Bに接
続され、そのドレーンは一緒に接続され、且つ電界効果
型トランジスタ97のソースに接続され、そのドレーン
は基憩電位に接続されている。
テストモーげにおいてチェックパターンが導体43Aに
ttoえられクロック2の発生時にインバータ53にロ
ードされる。クロック3においてデータはイン7々−夕
53及び″AND″デート55により第1のインバータ
59へ転送される。次のクロック1において導体43A
を介してロードされたデータパターンが適切な論理状態
であることを観察して保証するために、データが導体4
9A上で得られる。シフトレジスタランチ3Tはテスト
状態の元で動作状態と同様に作動するが、クロック1で
はなくクロック2を使用して組合せ論理51を始動させ
シフトレジスタラッチにデータをロードすることができ
る。導体31A及び31Bだけでなく導体49A、49
B上にデータが得られるコトニより、シフトレジスタラ
ッチの各段のチェックが容易になる。
ttoえられクロック2の発生時にインバータ53にロ
ードされる。クロック3においてデータはイン7々−夕
53及び″AND″デート55により第1のインバータ
59へ転送される。次のクロック1において導体43A
を介してロードされたデータパターンが適切な論理状態
であることを観察して保証するために、データが導体4
9A上で得られる。シフトレジスタランチ3Tはテスト
状態の元で動作状態と同様に作動するが、クロック1で
はなくクロック2を使用して組合せ論理51を始動させ
シフトレジスタラッチにデータをロードすることができ
る。導体31A及び31Bだけでなく導体49A、49
B上にデータが得られるコトニより、シフトレジスタラ
ッチの各段のチェックが容易になる。
出力インバータ61は入力インバータ59と同様に本質
的にブツシュゾル型回路として作動し、従って本装置は
非常に高速でスイッチング速度も速い。これらの装置は
非常に高速でしかも長ロードを有する点で独特である。
的にブツシュゾル型回路として作動し、従って本装置は
非常に高速でスイッチング速度も速い。これらの装置は
非常に高速でしかも長ロードを有する点で独特である。
デート領域の長さに対する幅としてMOS )ランゾス
タの長ロード(Long 1oaa )が定義されてい
る。比率が高い程装置は大きいローPを駆動することが
できる。この術語については第7図に関してより詳細に
検討及び定義する。
タの長ロード(Long 1oaa )が定義されてい
る。比率が高い程装置は大きいローPを駆動することが
できる。この術語については第7図に関してより詳細に
検討及び定義する。
第6図はクロック図の例であり、クロック1は波型58
で表わしパルス52で示され、クロックサイクル内で生
じる他のどのクロックよりも早期に生じる。クロック2
は波形60で表わされ7マルス520発生後に生じるパ
ルス54を有して(・る。
で表わしパルス52で示され、クロックサイクル内で生
じる他のどのクロックよりも早期に生じる。クロック2
は波形60で表わされ7マルス520発生後に生じるパ
ルス54を有して(・る。
波形62はクロック3を表わし夫々クロック1及びクロ
ック2パルス52もしくは54の経過後にパルス56が
生じる。クロック2は走査モードで使用して電界効果型
1トランジスタ85内に記憶されたデータの状態を導体
49Aに出す。もちろんり日ツク1及び2はクロック3
の前に生じてインバータ53の’7”−)領域内にデー
タが存在して記憶されラッチ5Tに加えて、クロック1
の発生時にラッチ57がr−)55を通過したデータを
電界効果型トランジスタ85のr−)に記憶させその補
数を電界効果型トランジスタ91のデートに記憶させる
ようにする。電界効果型トランジスタ91は電界効果型
トランジスタ85の出力の補数を導体48B上に出し、
もちろんそれは’ AND”r−)55もしくはAND
デート63を含む帰還回路を介してそこに加えられる信
号と同じである。
ック2パルス52もしくは54の経過後にパルス56が
生じる。クロック2は走査モードで使用して電界効果型
1トランジスタ85内に記憶されたデータの状態を導体
49Aに出す。もちろんり日ツク1及び2はクロック3
の前に生じてインバータ53の’7”−)領域内にデー
タが存在して記憶されラッチ5Tに加えて、クロック1
の発生時にラッチ57がr−)55を通過したデータを
電界効果型トランジスタ85のr−)に記憶させその補
数を電界効果型トランジスタ91のデートに記憶させる
ようにする。電界効果型トランジスタ91は電界効果型
トランジスタ85の出力の補数を導体48B上に出し、
もちろんそれは’ AND”r−)55もしくはAND
デート63を含む帰還回路を介してそこに加えられる信
号と同じである。
次に第7図に前回のトランジスタを満足させるの罠使用
できる電界効果型トランジスタの等角図を示す。各トラ
ンジスタは基板64と、半導体材料65であるドレーン
と、ドレーンと同じ材料で符号68に示すソースと、基
板64と同じ半導体材料であるpf −) 74を有し
、r−トだけでな(ソース68とドレーン65と酸化物
層70に接続された金属材料T2の一部を被覆する酸化
物層70を含んでいる。r−)領域は電界効果型トラン
ジスタの各r−)を付随する容量の電荷を分離すること
によりデータを記憶する。r−トの容量Cは自由空間の
透磁率Σ0に等しく、それは酸化物層γ0とT。Xの相
対透磁率Σ工の定数倍であり、それは寸法線78で表わ
されるr−)酸化物層に等しい。前記したように長ロー
P及び短日−ド型トランジスタはr−)長に対するr−
)幅で定義される。寸法線76は長さを表わし寸法線7
8は幅を表わす。もちろん第7図の実施例においても長
さと幅の比は大きな数字となる。第1図に第5図の参照
番号に従った電界効果型トランジスタの比と、第5図の
実施例で゛使用する比を示す。装置75等の比は4/4
等の分数で与えられる。数字1で示す比は多くの情報を
運ばない。4/4は幅が長さに等しく各々が4 am長
であることを示す。
できる電界効果型トランジスタの等角図を示す。各トラ
ンジスタは基板64と、半導体材料65であるドレーン
と、ドレーンと同じ材料で符号68に示すソースと、基
板64と同じ半導体材料であるpf −) 74を有し
、r−トだけでな(ソース68とドレーン65と酸化物
層70に接続された金属材料T2の一部を被覆する酸化
物層70を含んでいる。r−)領域は電界効果型トラン
ジスタの各r−)を付随する容量の電荷を分離すること
によりデータを記憶する。r−トの容量Cは自由空間の
透磁率Σ0に等しく、それは酸化物層γ0とT。Xの相
対透磁率Σ工の定数倍であり、それは寸法線78で表わ
されるr−)酸化物層に等しい。前記したように長ロー
P及び短日−ド型トランジスタはr−)長に対するr−
)幅で定義される。寸法線76は長さを表わし寸法線7
8は幅を表わす。もちろん第7図の実施例においても長
さと幅の比は大きな数字となる。第1図に第5図の参照
番号に従った電界効果型トランジスタの比と、第5図の
実施例で゛使用する比を示す。装置75等の比は4/4
等の分数で与えられる。数字1で示す比は多くの情報を
運ばない。4/4は幅が長さに等しく各々が4 am長
であることを示す。
第8図は第6図に示す装置の別の実施例であり、ここで
は実際のシフトレジスタラッチは導体49Bを第2段シ
フトレジスタラッチ38の入力に通し、また導体43B
を第2段シフトレジスタラッチ38に通すことにより一
行されている。
は実際のシフトレジスタラッチは導体49Bを第2段シ
フトレジスタラッチ38の入力に通し、また導体43B
を第2段シフトレジスタラッチ38に通すことにより一
行されている。
以上、本発明の着想を具現した特定の実施例についての
み説明してきたが、当該技術分野の技術に習熟した人で
あれば、本発明の範囲内で、シフトレジスタに他の特徴
を含めたり、前記したものと置換できることをお判り願
いたい。
み説明してきたが、当該技術分野の技術に習熟した人で
あれば、本発明の範囲内で、シフトレジスタに他の特徴
を含めたり、前記したものと置換できることをお判り願
いたい。
第 1 表
装置参照番号 幅/長さ比
65 515 or 1.66
67 5/3 1.66
69 10/I 5.55
71 10/1 6.56
75 4/4 1゜
77 2.0/I 6.67
79 7/l −−
814/4 1゜
83 4/4 1゜
85 20/1 6.67
87 4/20 0.25
89 4/4 1.0
91 10/3 5.35
93 20/3 6.67
95 3.0/3 1.0゜
97 80/3 2.67
第1図は従来技術におけるシフトレジスタラッチの構成
を示す論理図、第2図は第1図の従来技術のシフトレジ
スクラッチのタイミング図、第6図は本発明の一実施例
の構成を示し、特に互いに接続されて複合論理演算を行
う組合せ論理回路を提供する複数個のシフトレジスタの
ブロック図、第4図は本発明に従ったシフトレジスタラ
ッチの略図、第5図は本発明に従ったシフトレジスタラ
ッチの回路図、第6図は第6図、第4図及び第5図のシ
フトレジスクラッチを作動させるのに使用するクロック
信号のタイミング図、第7図は本発明に従った各トラン
ジスタの等胸回、第8図は本発明の別の実施例である。 符号の説明 1.11.36〜40・・・シフトレジスクラッチ3.
13.51・・・組合せ論理 5.15・・・主ラツチ T、17・・・従ラツチ 33・・・入力接続論理 35・・・出力接続論理 45・・・クロック発生器 53.59,61・・・インバータ 55−ANDr−) 85.91・・・電界効果型トランジスタ64・・・基
板 65・・・ドレーン 68・・・ソース 7吋・・酸化物層 T2・・・金属材料 74・・・r−ト 代理人 浅 村 皓 図面の浄書(内容に変更なし) Fig、 2 Ft’g、6 Fi夕、7 Ft’1.8 手続補正書(方式) 昭和に年3 月辺 日 特許庁長官殿 1、事件の表示 昭和99年特許願第ユニ3oo6<t %3、補正をす
る者へ 事件との関係 特許出願人 4、代理人 5、補正命令の日付 昭和60年ユ月−L6日 6、補正により増加する発明の数
を示す論理図、第2図は第1図の従来技術のシフトレジ
スクラッチのタイミング図、第6図は本発明の一実施例
の構成を示し、特に互いに接続されて複合論理演算を行
う組合せ論理回路を提供する複数個のシフトレジスタの
ブロック図、第4図は本発明に従ったシフトレジスタラ
ッチの略図、第5図は本発明に従ったシフトレジスタラ
ッチの回路図、第6図は第6図、第4図及び第5図のシ
フトレジスクラッチを作動させるのに使用するクロック
信号のタイミング図、第7図は本発明に従った各トラン
ジスタの等胸回、第8図は本発明の別の実施例である。 符号の説明 1.11.36〜40・・・シフトレジスクラッチ3.
13.51・・・組合せ論理 5.15・・・主ラツチ T、17・・・従ラツチ 33・・・入力接続論理 35・・・出力接続論理 45・・・クロック発生器 53.59,61・・・インバータ 55−ANDr−) 85.91・・・電界効果型トランジスタ64・・・基
板 65・・・ドレーン 68・・・ソース 7吋・・酸化物層 T2・・・金属材料 74・・・r−ト 代理人 浅 村 皓 図面の浄書(内容に変更なし) Fig、 2 Ft’g、6 Fi夕、7 Ft’1.8 手続補正書(方式) 昭和に年3 月辺 日 特許庁長官殿 1、事件の表示 昭和99年特許願第ユニ3oo6<t %3、補正をす
る者へ 事件との関係 特許出願人 4、代理人 5、補正命令の日付 昭和60年ユ月−L6日 6、補正により増加する発明の数
Claims (9)
- (1) 複数個のシフトレジスタラッチを含み、データ
について論理演算を行う論理回路において:前記の各シ
フトレジスタラッチは、 データを記憶するラッチ装置と、 第1状態にある時にはラッチ装置を接続論理回路のデー
タ及びクロック信号から分離し、第2状態においてデー
タをラッチ装置に導入する分離装置と、 分離装置及びラッチ装置により消費される電力を低減す
る電力低減装置、 を含むことを特徴とする前記論理回路。 - (2) 特許請求の範囲第(1)項記載の論理回路にお
いて:前記ラッチ装置は、 インバータとして構成され第1の電界効果型トランジス
、り回路装置に加えられてその中に記憶された信号の補
数信号をその出力端子に出す第1の′電界効果型トラン
ジスタ回路装置と、インバータとして構成されその入力
端子は第1の電界効果型トランジスタ回路装置の出力端
子に接続され、第1の電界効果型トランジスタ回路装置
の出力信号の補数信号をその出力端子に出す第2の電界
効果型トランジスタ回路装置と、第2の電界効果型トラ
ンジスタ回路装置の出力を第1の電界効果型トランジス
タ回路装置の入力へ選択的に接続する可制御帰還回路装
置、を含むものであることを特徴とする論理装置。 - (3)特許請求の範囲第(2)項記載の論理回路におい
て:前記第1及び第2の電界効果型トランジスタ回路装
置は夫々、 入力’/”−)、バイアス受信ソース及び基準電位へ接
続するドレーンを有するエンファンスメントトランジス
タと、 第1の始動信号を受信するr−)、エンファンスメント
トランジスタのソースに接続されたPレーン及びバイア
ス信号受信ソースを有する第1のデプレッショントラン
ジスタと、 第2の始動信号を受信するデート、第1のデプレッショ
ントランジスタのソースに接続されたドレーン及びバイ
アス信号受信ソースを有する第2のデプレッショントラ
ンジスタ、 を具備するものであることを特徴とする論理回路。 - (4)特許請求の範囲第(1)項記載の論理回路におい
てさらに、 複数個のシフトレジスクラッチ装置の各シフトラッチを
流れるデータ流をチェックする回路チェック装置を具備
する論理回路。 - (5)特許請求の範囲第(1)項記載の論理回路におい
て、さらにラッチ装置の出力をバッファする出力バッフ
ァ装置を具備する論理回路。 - (6) 複数個のシフトレジスタラッチによりデータに
論理演算を行う方法において: ラッチ装置にデータを記憶し、 分離装置が第1の状態にある時に分離装置によりラッチ
装置を接続モジュール回路内のデータ及びクロック信号
から分離し、 分離装置が第2の状態にある時にラッチ装置へデータを
通し、 分離装置及びラッチ装置の消費電力を低減する、各段階
からなるデータに論理演算を行う方法。 - (7)特許請求の方法箱(6)項記載の方法において二
ランチ装置にデータを記憶する段階は、インバ−タ構成
とされた第1の電界効果型トランジスタ回路装置の出力
に、第1の電界効果型トランジスタ回路装置の入力に加
えられその中に記憶された信号の相補信号を与え、 インバータ構成とされ且つその入力が第1の電界効果型
トランジスタ回路装置の出力に接続された第2の電界効
果型トランジスタ回路装置の出力に、第1の電界効果型
トランジスタ回路装置の出力信号の相補信号を与え、 第2の電界効果型トランジスタ回路装置の出力を第1の
電界効果型トランジスタ回路装置の入力に選択的に接続
する、 各段階からなるデータに論理演算を行う方法。 - (8)特許請求の範囲第(6)項記載の方法において:
さらに 複数個のシフトレジスクラッチ装置の各シフトレゾスク
ラッチ装置を通るデータ流をチェックする段階を有する
データに論理演算を行う方法。 - (9)特許請求の範囲第(6)項記載の方法において、
さらにラッチ装置の出力をバッファする段階を有するデ
ータに論理演算を行う方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/547,524 US4598214A (en) | 1983-10-31 | 1983-10-31 | Low power shift register latch |
US547524 | 1983-10-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60174522A true JPS60174522A (ja) | 1985-09-07 |
JPH0512887B2 JPH0512887B2 (ja) | 1993-02-19 |
Family
ID=24184993
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59230064A Granted JPS60174522A (ja) | 1983-10-31 | 1984-10-31 | 論理回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4598214A (ja) |
JP (1) | JPS60174522A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0344212A (ja) * | 1989-07-12 | 1991-02-26 | Nec Corp | 論理パス多重化方式 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4691122A (en) * | 1985-03-29 | 1987-09-01 | Advanced Micro Devices, Inc. | CMOS D-type flip-flop circuits |
US4825409A (en) * | 1985-05-13 | 1989-04-25 | Wang Laboratories, Inc. | NMOS data storage cell for clocked shift register applications |
US4688018A (en) * | 1985-09-16 | 1987-08-18 | Motorola, Inc. | Multifunction analog-to-digital successive approximation register |
US4920282A (en) * | 1987-06-23 | 1990-04-24 | Kabushiki Kaisha Toshiba | Dynamic latch circuit for preventing short-circuit current from flowing during absence of clock pulses when under test |
US5949261A (en) | 1996-12-17 | 1999-09-07 | Cypress Semiconductor Corp. | Method and circuit for reducing power and/or current consumption |
US6891917B2 (en) * | 2003-08-04 | 2005-05-10 | Atmel Corporation | Shift register with reduced area and power consumption |
TWI229341B (en) * | 2003-08-13 | 2005-03-11 | Toppoly Optoelectronics Corp | Shift register circuit and a signal-triggered circuit for low temperature poly silicon (LTPS) liquid crystal display |
US6970530B1 (en) * | 2004-08-24 | 2005-11-29 | Wintek Corporation | High-reliability shift register circuit |
CN100501875C (zh) * | 2005-03-02 | 2009-06-17 | 胜华科技股份有限公司 | 位移缓存器电路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4042841A (en) * | 1974-09-20 | 1977-08-16 | Rca Corporation | Selectively powered flip-flop |
DE2556828C3 (de) * | 1975-12-17 | 1979-12-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Dynamisches Schieberegister aus Isolierschicht-Feldeffekttransistoren |
JPS5284938A (en) * | 1976-01-07 | 1977-07-14 | Hitachi Ltd | Logic circuit |
JPS5925314B2 (ja) * | 1976-03-10 | 1984-06-16 | シチズン時計株式会社 | シフトレジスタ− |
US4216389A (en) * | 1978-09-25 | 1980-08-05 | Motorola, Inc. | Bus driver/latch with second stage stack input |
JPS6045511B2 (ja) * | 1979-05-14 | 1985-10-09 | 株式会社日立製作所 | ラッチ付きシフトレジスタ |
US4506165A (en) * | 1982-06-30 | 1985-03-19 | At&T Bell Laboratories | Noise rejection Set-Reset Flip-Flop circuitry |
-
1983
- 1983-10-31 US US06/547,524 patent/US4598214A/en not_active Expired - Fee Related
-
1984
- 1984-10-31 JP JP59230064A patent/JPS60174522A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0344212A (ja) * | 1989-07-12 | 1991-02-26 | Nec Corp | 論理パス多重化方式 |
JP2545986B2 (ja) * | 1989-07-12 | 1996-10-23 | 日本電気株式会社 | 論理パス多重化方式 |
Also Published As
Publication number | Publication date |
---|---|
JPH0512887B2 (ja) | 1993-02-19 |
US4598214A (en) | 1986-07-01 |
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