JPH0275244A - 信号伝送回路 - Google Patents
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- JPH0275244A JPH0275244A JP63226942A JP22694288A JPH0275244A JP H0275244 A JPH0275244 A JP H0275244A JP 63226942 A JP63226942 A JP 63226942A JP 22694288 A JP22694288 A JP 22694288A JP H0275244 A JPH0275244 A JP H0275244A
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- 230000005540 biological transmission Effects 0.000 claims description 7
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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-
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
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- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/026—Shaping pulses by amplifying with a bidirectional operation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号伝送回路に関し、更に詳述すれば、信号伝
送線をプリチャージし、このチャージを維持するか放電
するか(接地電位に接続するか)により信号を伝送する
ように構成された信号伝送回路に関する。
送線をプリチャージし、このチャージを維持するか放電
するか(接地電位に接続するか)により信号を伝送する
ように構成された信号伝送回路に関する。
第5図は従来の一般的なプリチャージ方式の信号伝送回
路の構成を示す模式的回路図である。
路の構成を示す模式的回路図である。
図中1は信号伝送線(バス)であり、Pチャネル型MO
3)ランジスタ2を介して電源電位Vccに、コンデン
サCを介して接地電位に接続されている。
3)ランジスタ2を介して電源電位Vccに、コンデン
サCを介して接地電位に接続されている。
この信号伝送線1には、信号を送信するデータラッチ3
及び信号を受信するレジスタ4がそれぞれ接続されてい
る。
及び信号を受信するレジスタ4がそれぞれ接続されてい
る。
データラッチ3は、一端を接地電位にまた他端をNチャ
ネル型MOS )ランジスタロの一端に接続されたN
チャネル型MOS )ランジスタ5のゲート端子に接続
されており、Nチャネル型MOSトランジスタ6の他端
は信号伝送線1に、またゲート端子はAlIDゲート7
の出力端子に接続されている。
ネル型MOS )ランジスタロの一端に接続されたN
チャネル型MOS )ランジスタ5のゲート端子に接続
されており、Nチャネル型MOSトランジスタ6の他端
は信号伝送線1に、またゲート端子はAlIDゲート7
の出力端子に接続されている。
ANDゲート7は2人力であり、一方の入力には信号を
信号伝送線1へ出力させるための出力クロメノが、また
他方の入力にはこのANIIゲート7が接続されている
データラッチ3から信号を出力させるための選択信号が
それぞれ与えられている。
信号伝送線1へ出力させるための出力クロメノが、また
他方の入力にはこのANIIゲート7が接続されている
データラッチ3から信号を出力させるための選択信号が
それぞれ与えられている。
一方、レジスタ4は一端を信号伝送線1に接続されたN
チャネル型MOS )ランジスタ8の他端に接続され
ている。このNチャネル型MOS)ランジスタ8のゲー
ト端子には、信号を信号伝送線1から取込むための入力
クロックが与えられている。
チャネル型MOS )ランジスタ8の他端に接続され
ている。このNチャネル型MOS)ランジスタ8のゲー
ト端子には、信号を信号伝送線1から取込むための入力
クロックが与えられている。
このような従来のプリチャージ方式の信号伝送回路の動
作は以下の如くである。
作は以下の如くである。
第6図(alに示す如く、プリチャージ期間においてロ
ーレベル、信号伝送期間においてハイレベルとなる負論
理のプリチャージクロックがPチャネル型MOS )
ランジスタ2のゲート端子に与えられている。
ーレベル、信号伝送期間においてハイレベルとなる負論
理のプリチャージクロックがPチャネル型MOS )
ランジスタ2のゲート端子に与えられている。
また第6図中)に示す如く、プリチャージ期間にオイて
ローレベル、信号伝送期間においてハイレベルとなる出
力クロフクがANDゲート7の一方の入力に与えられて
いる。
ローレベル、信号伝送期間においてハイレベルとなる出
力クロフクがANDゲート7の一方の入力に与えられて
いる。
更に第6図fc)に示す如く、プリチャージ期間の全体
及び信号伝送期間の大半においてローレベル。
及び信号伝送期間の大半においてローレベル。
信号伝送期間の後半の一部期間においてのみハイレベル
となる入力クロックがNチャネル型MOS )ランジ
スタ8のゲート端子に与えられている。
となる入力クロックがNチャネル型MOS )ランジ
スタ8のゲート端子に与えられている。
まずプリチャージ期間においては、負論理のプリチャー
ジクロックがローレベル信号としてPチャネル型MO3
)ランジスタ2のゲート端子に与えられるので、Pチャ
ネル型MO3)ランジスタ2は導通状態となり、信号伝
送線1は電源電位Vccと接続される。これにより、信
号伝送線lに接続されているコンデンサCが第6図(d
)に示す如(チャージされる。
ジクロックがローレベル信号としてPチャネル型MO3
)ランジスタ2のゲート端子に与えられるので、Pチャ
ネル型MO3)ランジスタ2は導通状態となり、信号伝
送線1は電源電位Vccと接続される。これにより、信
号伝送線lに接続されているコンデンサCが第6図(d
)に示す如(チャージされる。
次に信号伝送期間においては、共にハイレベル信号の出
力クロフク及び選択信号がANDゲート7に与えらるの
でNチャネル型MOS )ランジスタロのゲート端子に
ハイレベル信号が与えられ、Nチャネル型MOS )
ランジスタロは導通状態となる。
力クロフク及び選択信号がANDゲート7に与えらるの
でNチャネル型MOS )ランジスタロのゲート端子に
ハイレベル信号が与えられ、Nチャネル型MOS )
ランジスタロは導通状態となる。
この時点で更に、データラッチ3からの出力信号がたと
えば“1責ハイレベル)であるとすると、このハイレベ
ル信号がNチャネル型MOS )ランジスタ5のゲー
ト端子にも与えられるので、Nチャネル型MOS )
ランジスタ5も導通状態となる。これにより、信号伝送
線1はNチャネル型MOS トランジスタ6及び5を介
して接地される。信号伝送線1が接地されると、第6図
(dlに破線にて示す如く、コンデンサCが放電される
。この後、第6図(C1に示す如く、ハイレベルの入力
クロックがNチャネル型MOS )ランジスタ8のゲ
ート端子に与えられると、レジスタ4にはNチャネル型
MOS )ランジスタ8を介して信号伝送線1の電位、
即ちローレベルの信号が入力される。
えば“1責ハイレベル)であるとすると、このハイレベ
ル信号がNチャネル型MOS )ランジスタ5のゲー
ト端子にも与えられるので、Nチャネル型MOS )
ランジスタ5も導通状態となる。これにより、信号伝送
線1はNチャネル型MOS トランジスタ6及び5を介
して接地される。信号伝送線1が接地されると、第6図
(dlに破線にて示す如く、コンデンサCが放電される
。この後、第6図(C1に示す如く、ハイレベルの入力
クロックがNチャネル型MOS )ランジスタ8のゲ
ート端子に与えられると、レジスタ4にはNチャネル型
MOS )ランジスタ8を介して信号伝送線1の電位、
即ちローレベルの信号が入力される。
一方、データラッチ3からローレベルの信号が出力され
ている場合は、Nチャネル型MOS )ランジスタ5
は非導通状態になるので、信号伝送線1は接地されるこ
とはなく、コンデンサCは放電されない。従って、信号
伝送期間においても信号伝送線1はハイレベルを維持す
るので、第6図telに示す入力クロフクのタイミング
においてレジスタ4にはハイレベルの信号が入力される
。
ている場合は、Nチャネル型MOS )ランジスタ5
は非導通状態になるので、信号伝送線1は接地されるこ
とはなく、コンデンサCは放電されない。従って、信号
伝送期間においても信号伝送線1はハイレベルを維持す
るので、第6図telに示す入力クロフクのタイミング
においてレジスタ4にはハイレベルの信号が入力される
。
以上のように、第5図に示した従来のプリチャージ方式
の信号伝送回路では、データラッチ3から出力された信
号“1”(ハイレベル)または“θ″(ローレベル)は
それぞれ反転されてレジスタ4に入力される。
の信号伝送回路では、データラッチ3から出力された信
号“1”(ハイレベル)または“θ″(ローレベル)は
それぞれ反転されてレジスタ4に入力される。
ところで、このような従来のプリチャージ方式の信号伝
送回路では、信号伝送線1の物理的距離が長くなればな
る程、Nチャネル型MOS )ランジスタ5及び6が
導通した際のコンデンサCの放電が第6図fdlに一点
破線にて示す如く不安定になって放電し難くなるという
現象が生じる。
送回路では、信号伝送線1の物理的距離が長くなればな
る程、Nチャネル型MOS )ランジスタ5及び6が
導通した際のコンデンサCの放電が第6図fdlに一点
破線にて示す如く不安定になって放電し難くなるという
現象が生じる。
このような事情に鑑みて、たとえば第7図に示す如き構
成のプリチャージ方式の信号伝送回路が知られている。
成のプリチャージ方式の信号伝送回路が知られている。
この第7図に示した構成の信号伝送回路は、信号伝送線
(バス)をB1と82とに二分割して前述の如きプリチ
ャージ電位の不安定化を防止することを主眼としている
。
(バス)をB1と82とに二分割して前述の如きプリチ
ャージ電位の不安定化を防止することを主眼としている
。
第7図において、B1及びB2はそれぞれ第1及び第2
の信号伝送線(ハス)であり、それぞれの−端は信号が
入出力される第1及び第2の信号入出力端子101及び
102に接続され、それぞれの他端は第1のNORゲー
)Nlの一方の入力及び第2のNORゲートN2の一方
の入力に接続されている。そして、後述するように、再
信号入出力端子101.102間で信号の伝送が行われ
る。即ち、■系統の信号が伝送される。
の信号伝送線(ハス)であり、それぞれの−端は信号が
入出力される第1及び第2の信号入出力端子101及び
102に接続され、それぞれの他端は第1のNORゲー
)Nlの一方の入力及び第2のNORゲートN2の一方
の入力に接続されている。そして、後述するように、再
信号入出力端子101.102間で信号の伝送が行われ
る。即ち、■系統の信号が伝送される。
両NORゲー1−Nl、 N2の他方の入力は共に第1
のプリチャージ信号端子PCIに接続されている。
のプリチャージ信号端子PCIに接続されている。
第1の信号伝送線B1はまたスイッチング素子としての
第1のMOS )ランジスタT51 (Pチャネル型
)を介して電源電位Vccと、また第2のMOS l
−ランジスタT52 (Nチャネル型)を介して接地電
位とそれぞれ接続されている。
第1のMOS )ランジスタT51 (Pチャネル型
)を介して電源電位Vccと、また第2のMOS l
−ランジスタT52 (Nチャネル型)を介して接地電
位とそれぞれ接続されている。
第2の信号伝送線B2はまたスイッチング素子としての
第3のMOSトランジスタT53(Pチャネル型)を介
して電源電位Vccと、また第4のMOS )ランジ
スタT54 (Nチャネル型)を介して接地電位とそれ
ぞれ接続されている。
第3のMOSトランジスタT53(Pチャネル型)を介
して電源電位Vccと、また第4のMOS )ランジ
スタT54 (Nチャネル型)を介して接地電位とそれ
ぞれ接続されている。
これらの共にPチャネル型である第1及び第3のMOS
)ランジスタT51. T53のゲート端子は第2
のプリチャージ信号端子PC2と接続されている。
)ランジスタT51. T53のゲート端子は第2
のプリチャージ信号端子PC2と接続されている。
従って、第2のプリチャージ信号端子PC2にローレベ
ルの信号が与えられると、両Pチャネル型MOSトラン
ジスタT51. T53が導通して再信号伝送線B1及
びB2は共に電源電位が供給される。
ルの信号が与えられると、両Pチャネル型MOSトラン
ジスタT51. T53が導通して再信号伝送線B1及
びB2は共に電源電位が供給される。
一方、Nチャネル型である第2のMOS トランジス
タT52のゲート端子には第2のNORゲートN2の出
力が、また同じくNチャネル型である第4のMOSトラ
ンジスタT54のゲート端子には第1のNORゲ−)N
lの出力がそれぞれ与えられる。従って、第2のNOR
ゲートN2の出力がハイレベルであれば、即ち第1のプ
リチャージ信号端子PCI及び第2の信号入出力端子1
02が共にローレベル入力であれば、第2のMOS
+−ランジスタT52が導通して第1の信号伝送線B1
は接地される。また第1のNORゲートN1の出力がハ
イレベルであれば、即ち第1のプリチャージ信号端子P
CI及び第1の信号入出力端子101が共にローレベル
入力であれば、第4のMOS )ランジスタT54が導
通して第2の信号伝送線B2は接地される。
タT52のゲート端子には第2のNORゲートN2の出
力が、また同じくNチャネル型である第4のMOSトラ
ンジスタT54のゲート端子には第1のNORゲ−)N
lの出力がそれぞれ与えられる。従って、第2のNOR
ゲートN2の出力がハイレベルであれば、即ち第1のプ
リチャージ信号端子PCI及び第2の信号入出力端子1
02が共にローレベル入力であれば、第2のMOS
+−ランジスタT52が導通して第1の信号伝送線B1
は接地される。また第1のNORゲートN1の出力がハ
イレベルであれば、即ち第1のプリチャージ信号端子P
CI及び第1の信号入出力端子101が共にローレベル
入力であれば、第4のMOS )ランジスタT54が導
通して第2の信号伝送線B2は接地される。
このようなプリチャージ方式の信号伝送回路の動作は以
下の如くである。
下の如くである。
第1及び第2のプリチャージ信号端子Pct、 PC2
には第8図(al及び(b)に示す如き相補的な第1及
び第2のプリチャージ信号が与えられる。そして、第1
のプリチャージ信号がハイレベルである期間がプリチャ
ージ期間、同じくローレベルである期間が信号伝送期間
である。
には第8図(al及び(b)に示す如き相補的な第1及
び第2のプリチャージ信号が与えられる。そして、第1
のプリチャージ信号がハイレベルである期間がプリチャ
ージ期間、同じくローレベルである期間が信号伝送期間
である。
通常、プリチャージ方式の信号伝送回路においては、プ
リチャージ期間に信号伝送線(プリチャージ線)に充電
された電荷を信号伝送期間に放電するか否かにより信号
”1”または“0”を伝送するということは既に第5図
に示した構成の動作説明で述べた。この第7図に示した
構成の回路においては以下の如くである。
リチャージ期間に信号伝送線(プリチャージ線)に充電
された電荷を信号伝送期間に放電するか否かにより信号
”1”または“0”を伝送するということは既に第5図
に示した構成の動作説明で述べた。この第7図に示した
構成の回路においては以下の如くである。
プリチャージ期間においては、第2のプリチャージ信号
端子PC2にはローレベル信号が入力されるため、第1
及び第3のMOS l−ランジスタT51.T53は
共に導通し、また第1のプリチャージ信号端子PCIに
はハイレベル信号が入力されるため、両NORゲートN
l、 N2の出力がローレベルとなり、これらがゲート
端子に与えられる第2及び第4のMOS Lランジス
タT52. T54は共に非導通状態になる。
端子PC2にはローレベル信号が入力されるため、第1
及び第3のMOS l−ランジスタT51.T53は
共に導通し、また第1のプリチャージ信号端子PCIに
はハイレベル信号が入力されるため、両NORゲートN
l、 N2の出力がローレベルとなり、これらがゲート
端子に与えられる第2及び第4のMOS Lランジス
タT52. T54は共に非導通状態になる。
従って、プリチャージ期間には再信号伝送線Bl。
B2は共に電源電位Vccとは接続されるが、接地電位
とは遮断されるため共に電源電位から電荷を充電(プリ
チャージ)される。
とは遮断されるため共に電源電位から電荷を充電(プリ
チャージ)される。
次に信号伝送期間においては、第2のプリチャージ信号
端子PC2がハイl/ベルに転じるので、第1及び第3
のMOS )ランジスタT51. T53は非導通状
態になる。第1のプリチャージ信号端子Pctへの入力
信号はローレベルに転じるので、両NORゲートNl、
N2の出力はそれぞれ第1の信号入出力端子101及
び第2の信号入出力端子102への入力信号のレベルに
応じて変化する。
端子PC2がハイl/ベルに転じるので、第1及び第3
のMOS )ランジスタT51. T53は非導通状
態になる。第1のプリチャージ信号端子Pctへの入力
信号はローレベルに転じるので、両NORゲートNl、
N2の出力はそれぞれ第1の信号入出力端子101及
び第2の信号入出力端子102への入力信号のレベルに
応じて変化する。
いまたとえば、第1の信号入出力端子101への入力信
号、換言すれば第1の信号入出力端子101から第2の
信号入出力端子102へ伝送すべき信号が“0”である
とすると、第1の信号入出力端子+01への入力信号は
ローレベルになる。これにより、第1のNORゲートN
1の出力はハイレベルに転じて第4のMOS )ラン
ジスタT54のゲート端子に与えられる。従って、第4
のMOS )ランジスタT54は導通するので、第2
の信号伝送線B2は第4のMOSトランジスタT54を
介して接地され、第2の信号入出力端子102の信号出
力はローレベルとなる。
号、換言すれば第1の信号入出力端子101から第2の
信号入出力端子102へ伝送すべき信号が“0”である
とすると、第1の信号入出力端子+01への入力信号は
ローレベルになる。これにより、第1のNORゲートN
1の出力はハイレベルに転じて第4のMOS )ラン
ジスタT54のゲート端子に与えられる。従って、第4
のMOS )ランジスタT54は導通するので、第2
の信号伝送線B2は第4のMOSトランジスタT54を
介して接地され、第2の信号入出力端子102の信号出
力はローレベルとなる。
逆に伝送すべき信号が“1”である場合は、第1の信号
入出力端子I01にハイレベル信号が与えられるので、
第1のNORゲートN1の出力はローレベルであり、こ
れがゲート端子に与えられる第4のMOS l−ラン
ジスタT54は非導通状態を維持するので、第2の信号
入出力端子102からの信号出力はハイレベルとなる。
入出力端子I01にハイレベル信号が与えられるので、
第1のNORゲートN1の出力はローレベルであり、こ
れがゲート端子に与えられる第4のMOS l−ラン
ジスタT54は非導通状態を維持するので、第2の信号
入出力端子102からの信号出力はハイレベルとなる。
即ち、第7図の構成の信号伝送回路では、第1の信号入
出力端子101 (又は第2の信号入出力端子l02)
から入力された”l”または“0”の信号は反転して第
2の信号入出力端子■02(又は第1の信号入出力端子
l01)に出力される。
出力端子101 (又は第2の信号入出力端子l02)
から入力された”l”または“0”の信号は反転して第
2の信号入出力端子■02(又は第1の信号入出力端子
l01)に出力される。
ところで、上述の第7図に示した構成では21固の2人
力NORゲートを使用しているが、通常2人力のNOR
ゲートは第9図に示す如き構成を採っている。即ち、二
つの参照符号INはそれぞれ入力端子であり、一つの参
照符号OUTが出力端子である。
力NORゲートを使用しているが、通常2人力のNOR
ゲートは第9図に示す如き構成を採っている。即ち、二
つの参照符号INはそれぞれ入力端子であり、一つの参
照符号OUTが出力端子である。
そして、SOS トランジスタをTRI〜TR4の4
個使用している。
個使用している。
従来のプリチャージ方式の信号伝送回路は上述のような
構成を採っているので、スイッチング素子としてのMO
Sトランジスタを総計で12個使用する心・要があり、
素子数の増加を招来するという問題がある。
構成を採っているので、スイッチング素子としてのMO
Sトランジスタを総計で12個使用する心・要があり、
素子数の増加を招来するという問題がある。
本発明はこのような事情に鑑みてなされたものであり、
スイッチング素子としてのMOS )ランジスタの数
をより少なくすることを可能としたプリチャージ方式の
信号伝送回路の提供を目的とする。
スイッチング素子としてのMOS )ランジスタの数
をより少なくすることを可能としたプリチャージ方式の
信号伝送回路の提供を目的とする。
本発明の信号伝送回路は、プリチャージされた2本の信
号伝送線の放電用のスイッチング素子をPチャネル型M
O5)ランラスタ3個とNチャネル型MOS )ラン
ジメタ1個とで制御する構成を採っている。
号伝送線の放電用のスイッチング素子をPチャネル型M
O5)ランラスタ3個とNチャネル型MOS )ラン
ジメタ1個とで制御する構成を採っている。
本発明の信号伝送回路では、信号伝送期間に一方の信号
伝送線がローレベルになると、双方の信号伝送線の放電
用MO5I−ランジスタが導通されて信号伝送線が放電
され、他方の信号伝送線にローレベルの信号が伝送され
る。
伝送線がローレベルになると、双方の信号伝送線の放電
用MO5I−ランジスタが導通されて信号伝送線が放電
され、他方の信号伝送線にローレベルの信号が伝送され
る。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第1図は本発明に係る信号伝送回路の第1の実施例とし
ての1系統の信号を伝送するための基本的な構成を示す
回路図である。なお、この第1図においては前述の第7
図に示した従来の回路と同一または対応する部分には同
一の参照符号を付与しである。
ての1系統の信号を伝送するための基本的な構成を示す
回路図である。なお、この第1図においては前述の第7
図に示した従来の回路と同一または対応する部分には同
一の参照符号を付与しである。
第1図において、第1の信号伝送線B1はスイッチング
素子としてのPチャネル型の第1のMOS )ランジ
スタT1を介して電源電位Vccと、またNチャネル型
の第2のMOS )ランジスタT2を介して接地電位
とそれぞれ接続されている。即ち、第2のMOS )ラ
ンジスタT2は第1の信号伝送線B1を放電するための
第1の放電用スイッチング素子として動作する。
素子としてのPチャネル型の第1のMOS )ランジ
スタT1を介して電源電位Vccと、またNチャネル型
の第2のMOS )ランジスタT2を介して接地電位
とそれぞれ接続されている。即ち、第2のMOS )ラ
ンジスタT2は第1の信号伝送線B1を放電するための
第1の放電用スイッチング素子として動作する。
第2の信号伝送線B2はスイッチング素子としてのPチ
ャネル型の第4のMOS )ランジスタT4を介して
電源電位Vccと、またNチャネル型の第5のMOS
)ランジスタT5を介して接地電位とそれぞれ接続さ
れている。即ち、第5のMOSトランジスタT5は第2
の信号伝送線B2を放電するための第2の放電用スイッ
チング素子として動作する。
ャネル型の第4のMOS )ランジスタT4を介して
電源電位Vccと、またNチャネル型の第5のMOS
)ランジスタT5を介して接地電位とそれぞれ接続さ
れている。即ち、第5のMOSトランジスタT5は第2
の信号伝送線B2を放電するための第2の放電用スイッ
チング素子として動作する。
これらの共にPチャネル型である第1及び第4のMOS
)ランジスタTl、 T4のゲート端子には第2の
プリチャージ信号端子PC2が接続されている。
)ランジスタTl、 T4のゲート端子には第2の
プリチャージ信号端子PC2が接続されている。
従って、第2のプリチャージ信号端子PC2にローレベ
ルの信号が与えられると、両Pチャネル型MOSトラン
ジスタTl、 T4が導通して再信号伝送線81及びB
2は共に電源電位が供給される。
ルの信号が与えられると、両Pチャネル型MOSトラン
ジスタTl、 T4が導通して再信号伝送線81及びB
2は共に電源電位が供給される。
また再信号伝送線Bl、 B2のそれぞれの一端は信号
が入出力される第1及び第2の信号入出力端子101及
び102に接続され、それぞれの他端はPチャネル型の
第3のMOS )ランジスタT3のゲート端子及びP
チャネル型の第6のMOS )ランジスタT6のゲー
ト端子に接続されている。そして、後述するように、再
信号入出力端子101.102間で信号の伝送が行われ
る。即ち、両MOS )ランジスタT3゜T6は第1
及び第2の信号入力用スイッチングトランジスタとして
動作する。
が入出力される第1及び第2の信号入出力端子101及
び102に接続され、それぞれの他端はPチャネル型の
第3のMOS )ランジスタT3のゲート端子及びP
チャネル型の第6のMOS )ランジスタT6のゲー
ト端子に接続されている。そして、後述するように、再
信号入出力端子101.102間で信号の伝送が行われ
る。即ち、両MOS )ランジスタT3゜T6は第1
及び第2の信号入力用スイッチングトランジスタとして
動作する。
これらの第3及び第6のMOS )ランジスタT3゜
T6の一端はPチャネル型の第7のMOSトランジスタ
T7を介して電源電位Vccに接続され、また他端は第
2のMOS )ランジスタT2及び第5のMOS
)ランジスタT5のゲート端子に接続されると共に、N
チャネル型の第8のMOSトランジスタT8を介して接
地電位に接続されている。
T6の一端はPチャネル型の第7のMOSトランジスタ
T7を介して電源電位Vccに接続され、また他端は第
2のMOS )ランジスタT2及び第5のMOS
)ランジスタT5のゲート端子に接続されると共に、N
チャネル型の第8のMOSトランジスタT8を介して接
地電位に接続されている。
一方、Nチャネル型である第2及び第5のMOSトラン
ジスタT2. T5のゲート端子には第3及び第6のM
OS )ランジスタT3. T6の他端が接続されて
いる。従って、第7のMOS )ランジスタT7が導通
状態で且つ第3又は第6のMOS )ランジスタT3゜
T6のいずれか一方が導通状態であれば、即ち第1のプ
リチャージ信号端子PCIへ入力信号がローレベルで且
つ再信号入出力端子101.102のいずれか一方への
入力信号がローレベルあれば、第2及び第5のMOSト
ランジスタT2. T5が導通して再信号伝送線Bl、
B2は共に接地される。
ジスタT2. T5のゲート端子には第3及び第6のM
OS )ランジスタT3. T6の他端が接続されて
いる。従って、第7のMOS )ランジスタT7が導通
状態で且つ第3又は第6のMOS )ランジスタT3゜
T6のいずれか一方が導通状態であれば、即ち第1のプ
リチャージ信号端子PCIへ入力信号がローレベルで且
つ再信号入出力端子101.102のいずれか一方への
入力信号がローレベルあれば、第2及び第5のMOSト
ランジスタT2. T5が導通して再信号伝送線Bl、
B2は共に接地される。
このようなプリチャージ方式の信号伝送回路の動作は以
下の如くである。
下の如くである。
第1及び第2の1リヂヤ一ジ信号端子PCI、 PC2
には従来の回路同様に第8図fal及び伽)に示す如き
相補的な第1及び第2のプリチャージ信号が与えられる
。そして、第1のプリチャージ信号がハイレベルである
期間がプリチャージ期間、同じくローレベルである期間
が信号伝送期間である。
には従来の回路同様に第8図fal及び伽)に示す如き
相補的な第1及び第2のプリチャージ信号が与えられる
。そして、第1のプリチャージ信号がハイレベルである
期間がプリチャージ期間、同じくローレベルである期間
が信号伝送期間である。
通常、プリチャージ方式の信号伝送回路においては、プ
リチャージ期間に信号伝送線(プリチャージ線)に充電
された電荷を信号伝送期間に放電するか否かにより信号
“1″または“0″を伝送するということは既に第5図
及び第7図に示した従来の構成の動作説明で述べた。こ
の第1図に示した本発明の信号伝送回路においても基本
的には同様である。
リチャージ期間に信号伝送線(プリチャージ線)に充電
された電荷を信号伝送期間に放電するか否かにより信号
“1″または“0″を伝送するということは既に第5図
及び第7図に示した従来の構成の動作説明で述べた。こ
の第1図に示した本発明の信号伝送回路においても基本
的には同様である。
プリチャージ期間においては、第2のプリチャージ信号
端子PC2にはローレベル信号が入力されるため、第1
及び第4のMOSトランジスタTI、 T4は共に導通
し、また第1のプリチャージ信号端子PCIにはハイレ
ベル信号が入力されるため、第7のMOS トランジ
スタT7は非導通状態であり、また第8のMOS )
ランジスタT8は導通状態となる。これにより、第2及
び第5のMOS )ランジスタT2゜T5のゲート端
子の電荷は第8のMOSトランジスタT8を介して放電
されるので、第2及び第5のMOSトランジスタT2.
T5は非導通状態になる。
端子PC2にはローレベル信号が入力されるため、第1
及び第4のMOSトランジスタTI、 T4は共に導通
し、また第1のプリチャージ信号端子PCIにはハイレ
ベル信号が入力されるため、第7のMOS トランジ
スタT7は非導通状態であり、また第8のMOS )
ランジスタT8は導通状態となる。これにより、第2及
び第5のMOS )ランジスタT2゜T5のゲート端
子の電荷は第8のMOSトランジスタT8を介して放電
されるので、第2及び第5のMOSトランジスタT2.
T5は非導通状態になる。
従って、プリチャージ期間には再信号伝送線Bl。
B2は共に電源電位Vccとは接続されるが、接地電位
とは遮断されるため共に電源電位からの電荷を充電され
る(プリチャージされる)。
とは遮断されるため共に電源電位からの電荷を充電され
る(プリチャージされる)。
次に信号伝送期間においては、第2のプリチャージ信号
端子PC2がハイレベルに転じるので、第1及び第4の
MOSトランジスタTI、 T4は非導通状態になる。
端子PC2がハイレベルに転じるので、第1及び第4の
MOSトランジスタTI、 T4は非導通状態になる。
一方、第1のプリチャージ信号端子Pctへの入力信号
はローレベルに転しるので、第7のMOSトランジスタ
T7が導通し、第8のMOSトランジスタT8は非導通
状態となる。従って、第2及び第5のMOS )ランジ
スタT2. T5が導通するか否かは第3又は第6のM
OS )ランジスタT3. T6のいずれか一方が導
通するか否か、換言すれば第1の信号入出力端子101
及び第2の信号入出力端子102への入力信号のレベル
に応じて変化する。
はローレベルに転しるので、第7のMOSトランジスタ
T7が導通し、第8のMOSトランジスタT8は非導通
状態となる。従って、第2及び第5のMOS )ランジ
スタT2. T5が導通するか否かは第3又は第6のM
OS )ランジスタT3. T6のいずれか一方が導
通するか否か、換言すれば第1の信号入出力端子101
及び第2の信号入出力端子102への入力信号のレベル
に応じて変化する。
いまたとえば、第1の信号入出力端子101への入力信
号、換言すれば第1の信号入出力端子I01から第2の
信号入出力端子102へ伝送すべき信号が“0”である
とすると、第1の信号入出力端子101への入力信号は
ローレベルになる。これにより、第3ノMO81−ラン
ジスタT3が導通して第2及ヒ第60M0S )ラン
ジスクT2. T5のゲート端子に電源電位を与える。
号、換言すれば第1の信号入出力端子I01から第2の
信号入出力端子102へ伝送すべき信号が“0”である
とすると、第1の信号入出力端子101への入力信号は
ローレベルになる。これにより、第3ノMO81−ラン
ジスタT3が導通して第2及ヒ第60M0S )ラン
ジスクT2. T5のゲート端子に電源電位を与える。
従って、第2及び第6のMOS )ランジスタT2.
T6は導通するので、第2の信号伝送線B2は第5の
MOS )ランジスタT5を介して接地され、第2の
信号入出力端子102の信号出力はローレベルとなる。
T6は導通するので、第2の信号伝送線B2は第5の
MOS )ランジスタT5を介して接地され、第2の
信号入出力端子102の信号出力はローレベルとなる。
逆に伝送すべき信号が“ビである場合は、第1の信号入
出力端子101にハイレベル信号が与えられるので、第
3のMOS l−ランジスタT3は導通せず、従って
第5のMOS )ランジスタT5は非導通状態を維持
するので、第2の信号入出力端子102からの信号出力
はハイレベルとなる。
出力端子101にハイレベル信号が与えられるので、第
3のMOS l−ランジスタT3は導通せず、従って
第5のMOS )ランジスタT5は非導通状態を維持
するので、第2の信号入出力端子102からの信号出力
はハイレベルとなる。
即ち、第1図に示した本発明の信号伝送回路では、第1
の信号入出力端子101 (又は第2の信号入出力端子
102)から入力された“1″または“0″の信号はそ
のまま第2の信号入出力端子■02(又は第1の信号入
出力端子l01)に出力される。
の信号入出力端子101 (又は第2の信号入出力端子
102)から入力された“1″または“0″の信号はそ
のまま第2の信号入出力端子■02(又は第1の信号入
出力端子l01)に出力される。
第2図は本発明の信号伝送回路の第2の実施例を示す回
路図である。この実施例では、第7のMOSトランジス
タT7を第3及び第6のMOS I−ランジスタT3
. T6と第8のMOS )ランジスタT8との間に
位置させ、また第3及び第6のMOS )ランジスタT
3゜丁6と第7のMOS トランジスタT7との間の
電荷を放電するためのNチャネル型の第9のMOS )
ランジスタT9を新たに備えている。この第9のMOS
)ランジスタT9はプリチャージ期間において第1
のプリチャージ信号端子PCIに与えられるハイレベル
のプリチャージ信号により導通して第3及び第6のMO
S )ランジスタT3. T6と第7のMOS )
ランジスタT7との間の電荷を放電するために備えられ
ている。
路図である。この実施例では、第7のMOSトランジス
タT7を第3及び第6のMOS I−ランジスタT3
. T6と第8のMOS )ランジスタT8との間に
位置させ、また第3及び第6のMOS )ランジスタT
3゜丁6と第7のMOS トランジスタT7との間の
電荷を放電するためのNチャネル型の第9のMOS )
ランジスタT9を新たに備えている。この第9のMOS
)ランジスタT9はプリチャージ期間において第1
のプリチャージ信号端子PCIに与えられるハイレベル
のプリチャージ信号により導通して第3及び第6のMO
S )ランジスタT3. T6と第7のMOS )
ランジスタT7との間の電荷を放電するために備えられ
ている。
この第2図に示した第2の実施例の回路の動作は、第1
図に示した第1の実施例とほぼ同様である。
図に示した第1の実施例とほぼ同様である。
ところで、上述の第1及び第2の実施例では共に、本来
は1本である信号伝送線を二分割した第1及び第2の信
号伝送線Bl、 82間にて1系統の信号お伝送するだ
めの回路構成を示している。信号伝の系統が複数に亙る
場合には上述の構成を複数備えればよいことは勿論であ
るが、たとえば信号伝送線が2系統である場合には第3
図に示す如き構成を、また3系統である場合には第4図
に示す如き構成を採ることにより、それぞれMOS )
ランジスタの数を削減することが可能になる。
は1本である信号伝送線を二分割した第1及び第2の信
号伝送線Bl、 82間にて1系統の信号お伝送するだ
めの回路構成を示している。信号伝の系統が複数に亙る
場合には上述の構成を複数備えればよいことは勿論であ
るが、たとえば信号伝送線が2系統である場合には第3
図に示す如き構成を、また3系統である場合には第4図
に示す如き構成を採ることにより、それぞれMOS )
ランジスタの数を削減することが可能になる。
第3図に示した信号伝送線が2系統の例では、第1の信
号入出力端子101から第2の信号入出力端子102へ
、また第3の信号入出力端子l011から第4の信号入
出力端子l021へ2系統の信号が伝送される。そして
、伝送されるべき信号が1系統である場合の第1〜第6
の?IO3)ランジスタがT1〜T6及びTll〜T1
6の2組必要であるが、第7及び第8のMOS )ラ
ンジスタはTl及びT8を共用することが可能になる。
号入出力端子101から第2の信号入出力端子102へ
、また第3の信号入出力端子l011から第4の信号入
出力端子l021へ2系統の信号が伝送される。そして
、伝送されるべき信号が1系統である場合の第1〜第6
の?IO3)ランジスタがT1〜T6及びTll〜T1
6の2組必要であるが、第7及び第8のMOS )ラ
ンジスタはTl及びT8を共用することが可能になる。
従って、第1図に示した回路を2組使用するよりはMO
S トランジスタを2個削減することが可能になって
いる。
S トランジスタを2個削減することが可能になって
いる。
また第4図に示した、伝送すべき信号が3系統、即ち信
号入出力端子101から信号入出力端子102へ、信号
入出力端子■011から信号入出力端子1012へ、信
号入出力端子1021から信号入出力端子l022の3
系統の場合の構成においても、第1から第6のMOS
l−ランジスタがTl〜T6.Tll〜T16及びr
21〜T26の3組必要であるが、第7及び第8のMO
Sトランジスタは第3図の構成同様に共用出来るので、
この場合も同様にMOS l−ランジスタの数を削減す
ることが出来る。
号入出力端子101から信号入出力端子102へ、信号
入出力端子■011から信号入出力端子1012へ、信
号入出力端子1021から信号入出力端子l022の3
系統の場合の構成においても、第1から第6のMOS
l−ランジスタがTl〜T6.Tll〜T16及びr
21〜T26の3組必要であるが、第7及び第8のMO
Sトランジスタは第3図の構成同様に共用出来るので、
この場合も同様にMOS l−ランジスタの数を削減す
ることが出来る。
以下、同様に伝送すべき信号の系統数が更に増加した場
合にも、第7及び第8のMOS +−ランジスタを共
用することが可能であることは言うまでもない。
合にも、第7及び第8のMOS +−ランジスタを共
用することが可能であることは言うまでもない。
以上に詳述したように、本発明の信号伝送回路によれば
、使用されるべきMOS )ランジスタの数を削減する
ことが出来るので、回路素子数が削減され、回路構成の
単純化、故障発生率の低減、コストダウン等の効果が得
られる。
、使用されるべきMOS )ランジスタの数を削減する
ことが出来るので、回路素子数が削減され、回路構成の
単純化、故障発生率の低減、コストダウン等の効果が得
られる。
第1図は本発明の伝送すべき信号が1系統である場合の
基本的な第1の実施例を示す回路図、第2図は同第2の
実施例を示す回路図、第3図は伝送すべき信号が2系統
の場合の構成を示す回路図、第4図は伝送すべき信号が
3系統の場合の回路構成を示す回路図、第5図は従来の
一般的なプリチャージ方式の信号伝送回路の構成を示す
模式的回路図、第6図はプリチャージ方式の信号伝送回
路の各クロックのタイミングを示すタイミングチャート
、第7図は従来の信号伝送線を二分割した構成のプリチ
ャージ方式の信号伝送回路の構成を示す回路図、第8図
はそのプリチャージ信号のタイミングを示すタイミング
チャート、第9図は第7図に示した従来のプリチャージ
方式の信号伝送回路に使用されているNORゲートの構
成を示す回路図である。 T1〜T8・・・MOS l−ランジスタ 101.
IO2・・・信号入出力端子 Bl、B2・・・信号伝
送線 PCI、PO2・・・プリチャージ信号端子 なお、各図中同一符号は同−又は相当部分を示す。
基本的な第1の実施例を示す回路図、第2図は同第2の
実施例を示す回路図、第3図は伝送すべき信号が2系統
の場合の構成を示す回路図、第4図は伝送すべき信号が
3系統の場合の回路構成を示す回路図、第5図は従来の
一般的なプリチャージ方式の信号伝送回路の構成を示す
模式的回路図、第6図はプリチャージ方式の信号伝送回
路の各クロックのタイミングを示すタイミングチャート
、第7図は従来の信号伝送線を二分割した構成のプリチ
ャージ方式の信号伝送回路の構成を示す回路図、第8図
はそのプリチャージ信号のタイミングを示すタイミング
チャート、第9図は第7図に示した従来のプリチャージ
方式の信号伝送回路に使用されているNORゲートの構
成を示す回路図である。 T1〜T8・・・MOS l−ランジスタ 101.
IO2・・・信号入出力端子 Bl、B2・・・信号伝
送線 PCI、PO2・・・プリチャージ信号端子 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 1、第1の期間に第1及び第2の信号伝送線を充電し、
前記第1の期間に続く第2の期間に一方の信号伝送線の
一端に与えられた信号に応じて他方の信号伝送線を放電
するか否かにより他方の信号伝送線の一端に信号を伝送
する信号伝送回路において、 前記各信号伝送線の他端にゲート端子がそれぞれ接続さ
れ、前記各信号伝送線の一端に所定の信号が与えられた
場合にそれぞれ導通する第1及び第2の入力用スイッチ
ング素子と、 前記第2の期間に導通して前記両入力用スイッチング素
子の一端に第1の電位を与えるスイッチング素子と、 前記第1及び第2の入力用スイッチング素子の他端にゲ
ート端子が接続され、一方の入力用スイッチング素子が
導通した場合に共に導通して前記再信号伝送線をそれぞ
れ第2の電位に接続して放電する放電用スイッチング素
子と、 前記第1の期間に導通して前記両放電用スイッチング素
子のゲート端子を共に第2の電位に接続して放電するス
イッチング素子と を備えたことを特徴とする信号伝送回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63226942A JP2521522B2 (ja) | 1988-09-09 | 1988-09-09 | 信号伝送回路 |
US07/303,797 US4962343A (en) | 1988-09-09 | 1989-01-27 | Signal transmission circuit |
DE3913216A DE3913216A1 (de) | 1988-09-09 | 1989-04-21 | Signaluebertragungsschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63226942A JP2521522B2 (ja) | 1988-09-09 | 1988-09-09 | 信号伝送回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0275244A true JPH0275244A (ja) | 1990-03-14 |
JP2521522B2 JP2521522B2 (ja) | 1996-08-07 |
Family
ID=16853027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63226942A Expired - Fee Related JP2521522B2 (ja) | 1988-09-09 | 1988-09-09 | 信号伝送回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4962343A (ja) |
JP (1) | JP2521522B2 (ja) |
DE (1) | DE3913216A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0377129A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | プリチャージ方式バス回路 |
US5239661A (en) * | 1989-08-18 | 1993-08-24 | Mitsubishi Denki Kabushiki Kaisha | Hierarchical bus circuit having decoder generating local buses and devices select signals enabling switching elements to perform data transfer operations |
EP0837562B1 (en) * | 1991-12-17 | 2001-07-04 | STMicroelectronics, Inc. | A precharging output driver circuit |
JPH10224270A (ja) * | 1997-02-03 | 1998-08-21 | Mitsubishi Electric Corp | 送受信システム |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60238923A (ja) * | 1984-05-11 | 1985-11-27 | Seiko Epson Corp | バス・ライン駆動回路 |
JPS62224119A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | デ−タ処理装置 |
JPS6326717A (ja) * | 1986-07-18 | 1988-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
US4745305A (en) | 1985-09-23 | 1988-05-17 | Ncr Corporation | Common cell I/O interface circuit |
US4725747A (en) | 1986-08-29 | 1988-02-16 | Texas Instruments Incorporated | Integrated circuit distributed geometry to reduce switching noise |
-
1988
- 1988-09-09 JP JP63226942A patent/JP2521522B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-27 US US07/303,797 patent/US4962343A/en not_active Expired - Lifetime
- 1989-04-21 DE DE3913216A patent/DE3913216A1/de active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60238923A (ja) * | 1984-05-11 | 1985-11-27 | Seiko Epson Corp | バス・ライン駆動回路 |
JPS62224119A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | デ−タ処理装置 |
JPS6326717A (ja) * | 1986-07-18 | 1988-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
DE3913216A1 (de) | 1990-03-22 |
JP2521522B2 (ja) | 1996-08-07 |
US4962343A (en) | 1990-10-09 |
DE3913216C2 (ja) | 1991-06-06 |
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