JPH0275244A - 信号伝送回路 - Google Patents
信号伝送回路Info
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- signal transmission
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- 238000007599 discharging Methods 0.000 claims description 9
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- 239000003990 capacitor Substances 0.000 description 5
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- 230000000295 complement effect Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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- H03K5/02—Shaping pulses by amplifying
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- H03K—PULSE TECHNIQUE
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- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/026—Shaping pulses by amplifying with a bidirectional operation
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号伝送回路に関し、更に詳述すれば、信号伝
送線をプリチャージし、このチャージを維持するか放電
するか（接地電位に接続するか）により信号を伝送する
ように構成された信号伝送回路に関する。
送線をプリチャージし、このチャージを維持するか放電
するか（接地電位に接続するか）により信号を伝送する
ように構成された信号伝送回路に関する。
第５図は従来の一般的なプリチャージ方式の信号伝送回
路の構成を示す模式的回路図である。
路の構成を示す模式的回路図である。
図中１は信号伝送線（バス）であり、Ｐチャネル型ＭＯ
３）ランジスタ２を介して電源電位Ｖｃｃに、コンデン
サＣを介して接地電位に接続されている。
３）ランジスタ２を介して電源電位Ｖｃｃに、コンデン
サＣを介して接地電位に接続されている。
この信号伝送線１には、信号を送信するデータラッチ３
及び信号を受信するレジスタ４がそれぞれ接続されてい
る。
及び信号を受信するレジスタ４がそれぞれ接続されてい
る。
データラッチ３は、一端を接地電位にまた他端をＮチャ
ネル型ＭＯＳ ）ランジスタロの一端に接続されたＮ
チャネル型ＭＯＳ ）ランジスタ５のゲート端子に接続
されており、Ｎチャネル型ＭＯＳトランジスタ６の他端
は信号伝送線１に、またゲート端子はＡｌＩＤゲート７
の出力端子に接続されている。
ネル型ＭＯＳ ）ランジスタロの一端に接続されたＮ
チャネル型ＭＯＳ ）ランジスタ５のゲート端子に接続
されており、Ｎチャネル型ＭＯＳトランジスタ６の他端
は信号伝送線１に、またゲート端子はＡｌＩＤゲート７
の出力端子に接続されている。
ＡＮＤゲート７は２人力であり、一方の入力には信号を
信号伝送線１へ出力させるための出力クロメノが、また
他方の入力にはこのＡＮＩＩゲート７が接続されている
データラッチ３から信号を出力させるための選択信号が
それぞれ与えられている。
信号伝送線１へ出力させるための出力クロメノが、また
他方の入力にはこのＡＮＩＩゲート７が接続されている
データラッチ３から信号を出力させるための選択信号が
それぞれ与えられている。
一方、レジスタ４は一端を信号伝送線１に接続されたＮ
チャネル型ＭＯＳ ）ランジスタ８の他端に接続され
ている。このＮチャネル型ＭＯＳ）ランジスタ８のゲー
ト端子には、信号を信号伝送線１から取込むための入力
クロックが与えられている。
チャネル型ＭＯＳ ）ランジスタ８の他端に接続され
ている。このＮチャネル型ＭＯＳ）ランジスタ８のゲー
ト端子には、信号を信号伝送線１から取込むための入力
クロックが与えられている。
このような従来のプリチャージ方式の信号伝送回路の動
作は以下の如くである。
作は以下の如くである。
第６図（ａｌに示す如く、プリチャージ期間においてロ
ーレベル、信号伝送期間においてハイレベルとなる負論
理のプリチャージクロックがＰチャネル型ＭＯＳ ）
ランジスタ２のゲート端子に与えられている。
ーレベル、信号伝送期間においてハイレベルとなる負論
理のプリチャージクロックがＰチャネル型ＭＯＳ ）
ランジスタ２のゲート端子に与えられている。
また第６図中）に示す如く、プリチャージ期間にオイて
ローレベル、信号伝送期間においてハイレベルとなる出
力クロフクがＡＮＤゲート７の一方の入力に与えられて
いる。
ローレベル、信号伝送期間においてハイレベルとなる出
力クロフクがＡＮＤゲート７の一方の入力に与えられて
いる。
更に第６図ｆｃ）に示す如く、プリチャージ期間の全体
及び信号伝送期間の大半においてローレベル。
及び信号伝送期間の大半においてローレベル。
信号伝送期間の後半の一部期間においてのみハイレベル
となる入力クロックがＮチャネル型ＭＯＳ ）ランジ
スタ８のゲート端子に与えられている。
となる入力クロックがＮチャネル型ＭＯＳ ）ランジ
スタ８のゲート端子に与えられている。
まずプリチャージ期間においては、負論理のプリチャー
ジクロックがローレベル信号としてＰチャネル型ＭＯ３
）ランジスタ２のゲート端子に与えられるので、Ｐチャ
ネル型ＭＯ３）ランジスタ２は導通状態となり、信号伝
送線１は電源電位Ｖｃｃと接続される。これにより、信
号伝送線ｌに接続されているコンデンサＣが第６図（ｄ
）に示す如（チャージされる。
ジクロックがローレベル信号としてＰチャネル型ＭＯ３
）ランジスタ２のゲート端子に与えられるので、Ｐチャ
ネル型ＭＯ３）ランジスタ２は導通状態となり、信号伝
送線１は電源電位Ｖｃｃと接続される。これにより、信
号伝送線ｌに接続されているコンデンサＣが第６図（ｄ
）に示す如（チャージされる。
次に信号伝送期間においては、共にハイレベル信号の出
力クロフク及び選択信号がＡＮＤゲート７に与えらるの
でＮチャネル型ＭＯＳ ）ランジスタロのゲート端子に
ハイレベル信号が与えられ、Ｎチャネル型ＭＯＳ ）
ランジスタロは導通状態となる。
力クロフク及び選択信号がＡＮＤゲート７に与えらるの
でＮチャネル型ＭＯＳ ）ランジスタロのゲート端子に
ハイレベル信号が与えられ、Ｎチャネル型ＭＯＳ ）
ランジスタロは導通状態となる。
この時点で更に、データラッチ３からの出力信号がたと
えば“１責ハイレベル）であるとすると、このハイレベ
ル信号がＮチャネル型ＭＯＳ ）ランジスタ５のゲー
ト端子にも与えられるので、Ｎチャネル型ＭＯＳ ）
ランジスタ５も導通状態となる。これにより、信号伝送
線１はＮチャネル型ＭＯＳ トランジスタ６及び５を介
して接地される。信号伝送線１が接地されると、第６図
（ｄｌに破線にて示す如く、コンデンサＣが放電される
。この後、第６図（Ｃ１に示す如く、ハイレベルの入力
クロックがＮチャネル型ＭＯＳ ）ランジスタ８のゲ
ート端子に与えられると、レジスタ４にはＮチャネル型
ＭＯＳ ）ランジスタ８を介して信号伝送線１の電位、
即ちローレベルの信号が入力される。
えば“１責ハイレベル）であるとすると、このハイレベ
ル信号がＮチャネル型ＭＯＳ ）ランジスタ５のゲー
ト端子にも与えられるので、Ｎチャネル型ＭＯＳ ）
ランジスタ５も導通状態となる。これにより、信号伝送
線１はＮチャネル型ＭＯＳ トランジスタ６及び５を介
して接地される。信号伝送線１が接地されると、第６図
（ｄｌに破線にて示す如く、コンデンサＣが放電される
。この後、第６図（Ｃ１に示す如く、ハイレベルの入力
クロックがＮチャネル型ＭＯＳ ）ランジスタ８のゲ
ート端子に与えられると、レジスタ４にはＮチャネル型
ＭＯＳ ）ランジスタ８を介して信号伝送線１の電位、
即ちローレベルの信号が入力される。
一方、データラッチ３からローレベルの信号が出力され
ている場合は、Ｎチャネル型ＭＯＳ ）ランジスタ５
は非導通状態になるので、信号伝送線１は接地されるこ
とはなく、コンデンサＣは放電されない。従って、信号
伝送期間においても信号伝送線１はハイレベルを維持す
るので、第６図ｔｅｌに示す入力クロフクのタイミング
においてレジスタ４にはハイレベルの信号が入力される
。
ている場合は、Ｎチャネル型ＭＯＳ ）ランジスタ５
は非導通状態になるので、信号伝送線１は接地されるこ
とはなく、コンデンサＣは放電されない。従って、信号
伝送期間においても信号伝送線１はハイレベルを維持す
るので、第６図ｔｅｌに示す入力クロフクのタイミング
においてレジスタ４にはハイレベルの信号が入力される
。
以上のように、第５図に示した従来のプリチャージ方式
の信号伝送回路では、データラッチ３から出力された信
号“１”（ハイレベル）または“θ″（ローレベル）は
それぞれ反転されてレジスタ４に入力される。
の信号伝送回路では、データラッチ３から出力された信
号“１”（ハイレベル）または“θ″（ローレベル）は
それぞれ反転されてレジスタ４に入力される。
ところで、このような従来のプリチャージ方式の信号伝
送回路では、信号伝送線１の物理的距離が長くなればな
る程、Ｎチャネル型ＭＯＳ ）ランジスタ５及び６が
導通した際のコンデンサＣの放電が第６図ｆｄｌに一点
破線にて示す如く不安定になって放電し難くなるという
現象が生じる。
送回路では、信号伝送線１の物理的距離が長くなればな
る程、Ｎチャネル型ＭＯＳ ）ランジスタ５及び６が
導通した際のコンデンサＣの放電が第６図ｆｄｌに一点
破線にて示す如く不安定になって放電し難くなるという
現象が生じる。
このような事情に鑑みて、たとえば第７図に示す如き構
成のプリチャージ方式の信号伝送回路が知られている。
成のプリチャージ方式の信号伝送回路が知られている。
この第７図に示した構成の信号伝送回路は、信号伝送線
（バス）をＢ１と８２とに二分割して前述の如きプリチ
ャージ電位の不安定化を防止することを主眼としている
。
（バス）をＢ１と８２とに二分割して前述の如きプリチ
ャージ電位の不安定化を防止することを主眼としている
。
第７図において、Ｂ１及びＢ２はそれぞれ第１及び第２
の信号伝送線（ハス）であり、それぞれの−端は信号が
入出力される第１及び第２の信号入出力端子１０１及び
１０２に接続され、それぞれの他端は第１のＮＯＲゲー
）Ｎｌの一方の入力及び第２のＮＯＲゲートＮ２の一方
の入力に接続されている。そして、後述するように、再
信号入出力端子１０１．１０２間で信号の伝送が行われ
る。即ち、■系統の信号が伝送される。
の信号伝送線（ハス）であり、それぞれの−端は信号が
入出力される第１及び第２の信号入出力端子１０１及び
１０２に接続され、それぞれの他端は第１のＮＯＲゲー
）Ｎｌの一方の入力及び第２のＮＯＲゲートＮ２の一方
の入力に接続されている。そして、後述するように、再
信号入出力端子１０１．１０２間で信号の伝送が行われ
る。即ち、■系統の信号が伝送される。
両ＮＯＲゲー１−Ｎｌ、 Ｎ２の他方の入力は共に第１
のプリチャージ信号端子ＰＣＩに接続されている。
のプリチャージ信号端子ＰＣＩに接続されている。
第１の信号伝送線Ｂ１はまたスイッチング素子としての
第１のＭＯＳ ）ランジスタＴ５１ （Ｐチャネル型
）を介して電源電位Ｖｃｃと、また第２のＭＯＳ ｌ
−ランジスタＴ５２ （Ｎチャネル型）を介して接地電
位とそれぞれ接続されている。
第１のＭＯＳ ）ランジスタＴ５１ （Ｐチャネル型
）を介して電源電位Ｖｃｃと、また第２のＭＯＳ ｌ
−ランジスタＴ５２ （Ｎチャネル型）を介して接地電
位とそれぞれ接続されている。
第２の信号伝送線Ｂ２はまたスイッチング素子としての
第３のＭＯＳトランジスタＴ５３（Ｐチャネル型）を介
して電源電位Ｖｃｃと、また第４のＭＯＳ ）ランジ
スタＴ５４ （Ｎチャネル型）を介して接地電位とそれ
ぞれ接続されている。
第３のＭＯＳトランジスタＴ５３（Ｐチャネル型）を介
して電源電位Ｖｃｃと、また第４のＭＯＳ ）ランジ
スタＴ５４ （Ｎチャネル型）を介して接地電位とそれ
ぞれ接続されている。
これらの共にＰチャネル型である第１及び第３のＭＯＳ
）ランジスタＴ５１． Ｔ５３のゲート端子は第２
のプリチャージ信号端子ＰＣ２と接続されている。
）ランジスタＴ５１． Ｔ５３のゲート端子は第２
のプリチャージ信号端子ＰＣ２と接続されている。
従って、第２のプリチャージ信号端子ＰＣ２にローレベ
ルの信号が与えられると、両Ｐチャネル型ＭＯＳトラン
ジスタＴ５１． Ｔ５３が導通して再信号伝送線Ｂ１及
びＢ２は共に電源電位が供給される。
ルの信号が与えられると、両Ｐチャネル型ＭＯＳトラン
ジスタＴ５１． Ｔ５３が導通して再信号伝送線Ｂ１及
びＢ２は共に電源電位が供給される。
一方、Ｎチャネル型である第２のＭＯＳ トランジス
タＴ５２のゲート端子には第２のＮＯＲゲートＮ２の出
力が、また同じくＮチャネル型である第４のＭＯＳトラ
ンジスタＴ５４のゲート端子には第１のＮＯＲゲ−）Ｎ
ｌの出力がそれぞれ与えられる。従って、第２のＮＯＲ
ゲートＮ２の出力がハイレベルであれば、即ち第１のプ
リチャージ信号端子ＰＣＩ及び第２の信号入出力端子１
０２が共にローレベル入力であれば、第２のＭＯＳ
＋−ランジスタＴ５２が導通して第１の信号伝送線Ｂ１
は接地される。また第１のＮＯＲゲートＮ１の出力がハ
イレベルであれば、即ち第１のプリチャージ信号端子Ｐ
ＣＩ及び第１の信号入出力端子１０１が共にローレベル
入力であれば、第４のＭＯＳ ）ランジスタＴ５４が導
通して第２の信号伝送線Ｂ２は接地される。
タＴ５２のゲート端子には第２のＮＯＲゲートＮ２の出
力が、また同じくＮチャネル型である第４のＭＯＳトラ
ンジスタＴ５４のゲート端子には第１のＮＯＲゲ−）Ｎ
ｌの出力がそれぞれ与えられる。従って、第２のＮＯＲ
ゲートＮ２の出力がハイレベルであれば、即ち第１のプ
リチャージ信号端子ＰＣＩ及び第２の信号入出力端子１
０２が共にローレベル入力であれば、第２のＭＯＳ
＋−ランジスタＴ５２が導通して第１の信号伝送線Ｂ１
は接地される。また第１のＮＯＲゲートＮ１の出力がハ
イレベルであれば、即ち第１のプリチャージ信号端子Ｐ
ＣＩ及び第１の信号入出力端子１０１が共にローレベル
入力であれば、第４のＭＯＳ ）ランジスタＴ５４が導
通して第２の信号伝送線Ｂ２は接地される。
このようなプリチャージ方式の信号伝送回路の動作は以
下の如くである。
下の如くである。
第１及び第２のプリチャージ信号端子Ｐｃｔ、 ＰＣ２
には第８図（ａｌ及び（ｂ）に示す如き相補的な第１及
び第２のプリチャージ信号が与えられる。そして、第１
のプリチャージ信号がハイレベルである期間がプリチャ
ージ期間、同じくローレベルである期間が信号伝送期間
である。
には第８図（ａｌ及び（ｂ）に示す如き相補的な第１及
び第２のプリチャージ信号が与えられる。そして、第１
のプリチャージ信号がハイレベルである期間がプリチャ
ージ期間、同じくローレベルである期間が信号伝送期間
である。
通常、プリチャージ方式の信号伝送回路においては、プ
リチャージ期間に信号伝送線（プリチャージ線）に充電
された電荷を信号伝送期間に放電するか否かにより信号
”１”または“０”を伝送するということは既に第５図
に示した構成の動作説明で述べた。この第７図に示した
構成の回路においては以下の如くである。
リチャージ期間に信号伝送線（プリチャージ線）に充電
された電荷を信号伝送期間に放電するか否かにより信号
”１”または“０”を伝送するということは既に第５図
に示した構成の動作説明で述べた。この第７図に示した
構成の回路においては以下の如くである。
プリチャージ期間においては、第２のプリチャージ信号
端子ＰＣ２にはローレベル信号が入力されるため、第１
及び第３のＭＯＳ ｌ−ランジスタＴ５１．Ｔ５３は
共に導通し、また第１のプリチャージ信号端子ＰＣＩに
はハイレベル信号が入力されるため、両ＮＯＲゲートＮ
ｌ、 Ｎ２の出力がローレベルとなり、これらがゲート
端子に与えられる第２及び第４のＭＯＳ Ｌランジス
タＴ５２． Ｔ５４は共に非導通状態になる。
端子ＰＣ２にはローレベル信号が入力されるため、第１
及び第３のＭＯＳ ｌ−ランジスタＴ５１．Ｔ５３は
共に導通し、また第１のプリチャージ信号端子ＰＣＩに
はハイレベル信号が入力されるため、両ＮＯＲゲートＮ
ｌ、 Ｎ２の出力がローレベルとなり、これらがゲート
端子に与えられる第２及び第４のＭＯＳ Ｌランジス
タＴ５２． Ｔ５４は共に非導通状態になる。
従って、プリチャージ期間には再信号伝送線Ｂｌ。
Ｂ２は共に電源電位Ｖｃｃとは接続されるが、接地電位
とは遮断されるため共に電源電位から電荷を充電（プリ
チャージ）される。
とは遮断されるため共に電源電位から電荷を充電（プリ
チャージ）される。
次に信号伝送期間においては、第２のプリチャージ信号
端子ＰＣ２がハイｌ／ベルに転じるので、第１及び第３
のＭＯＳ ）ランジスタＴ５１． Ｔ５３は非導通状
態になる。第１のプリチャージ信号端子Ｐｃｔへの入力
信号はローレベルに転じるので、両ＮＯＲゲートＮｌ、
Ｎ２の出力はそれぞれ第１の信号入出力端子１０１及
び第２の信号入出力端子１０２への入力信号のレベルに
応じて変化する。
端子ＰＣ２がハイｌ／ベルに転じるので、第１及び第３
のＭＯＳ ）ランジスタＴ５１． Ｔ５３は非導通状
態になる。第１のプリチャージ信号端子Ｐｃｔへの入力
信号はローレベルに転じるので、両ＮＯＲゲートＮｌ、
Ｎ２の出力はそれぞれ第１の信号入出力端子１０１及
び第２の信号入出力端子１０２への入力信号のレベルに
応じて変化する。
いまたとえば、第１の信号入出力端子１０１への入力信
号、換言すれば第１の信号入出力端子１０１から第２の
信号入出力端子１０２へ伝送すべき信号が“０”である
とすると、第１の信号入出力端子＋０１への入力信号は
ローレベルになる。これにより、第１のＮＯＲゲートＮ
１の出力はハイレベルに転じて第４のＭＯＳ ）ラン
ジスタＴ５４のゲート端子に与えられる。従って、第４
のＭＯＳ ）ランジスタＴ５４は導通するので、第２
の信号伝送線Ｂ２は第４のＭＯＳトランジスタＴ５４を
介して接地され、第２の信号入出力端子１０２の信号出
力はローレベルとなる。
号、換言すれば第１の信号入出力端子１０１から第２の
信号入出力端子１０２へ伝送すべき信号が“０”である
とすると、第１の信号入出力端子＋０１への入力信号は
ローレベルになる。これにより、第１のＮＯＲゲートＮ
１の出力はハイレベルに転じて第４のＭＯＳ ）ラン
ジスタＴ５４のゲート端子に与えられる。従って、第４
のＭＯＳ ）ランジスタＴ５４は導通するので、第２
の信号伝送線Ｂ２は第４のＭＯＳトランジスタＴ５４を
介して接地され、第２の信号入出力端子１０２の信号出
力はローレベルとなる。
逆に伝送すべき信号が“１”である場合は、第１の信号
入出力端子Ｉ０１にハイレベル信号が与えられるので、
第１のＮＯＲゲートＮ１の出力はローレベルであり、こ
れがゲート端子に与えられる第４のＭＯＳ ｌ−ラン
ジスタＴ５４は非導通状態を維持するので、第２の信号
入出力端子１０２からの信号出力はハイレベルとなる。
入出力端子Ｉ０１にハイレベル信号が与えられるので、
第１のＮＯＲゲートＮ１の出力はローレベルであり、こ
れがゲート端子に与えられる第４のＭＯＳ ｌ−ラン
ジスタＴ５４は非導通状態を維持するので、第２の信号
入出力端子１０２からの信号出力はハイレベルとなる。
即ち、第７図の構成の信号伝送回路では、第１の信号入
出力端子１０１ （又は第２の信号入出力端子ｌ０２）
から入力された”ｌ”または“０”の信号は反転して第
２の信号入出力端子■０２（又は第１の信号入出力端子
ｌ０１）に出力される。
出力端子１０１ （又は第２の信号入出力端子ｌ０２）
から入力された”ｌ”または“０”の信号は反転して第
２の信号入出力端子■０２（又は第１の信号入出力端子
ｌ０１）に出力される。
ところで、上述の第７図に示した構成では２１固の２人
力ＮＯＲゲートを使用しているが、通常２人力のＮＯＲ
ゲートは第９図に示す如き構成を採っている。即ち、二
つの参照符号ＩＮはそれぞれ入力端子であり、一つの参
照符号ＯＵＴが出力端子である。
力ＮＯＲゲートを使用しているが、通常２人力のＮＯＲ
ゲートは第９図に示す如き構成を採っている。即ち、二
つの参照符号ＩＮはそれぞれ入力端子であり、一つの参
照符号ＯＵＴが出力端子である。
そして、ＳＯＳ トランジスタをＴＲＩ〜ＴＲ４の４
個使用している。
個使用している。
従来のプリチャージ方式の信号伝送回路は上述のような
構成を採っているので、スイッチング素子としてのＭＯ
Ｓトランジスタを総計で１２個使用する心・要があり、
素子数の増加を招来するという問題がある。
構成を採っているので、スイッチング素子としてのＭＯ
Ｓトランジスタを総計で１２個使用する心・要があり、
素子数の増加を招来するという問題がある。
本発明はこのような事情に鑑みてなされたものであり、
スイッチング素子としてのＭＯＳ ）ランジスタの数
をより少なくすることを可能としたプリチャージ方式の
信号伝送回路の提供を目的とする。
スイッチング素子としてのＭＯＳ ）ランジスタの数
をより少なくすることを可能としたプリチャージ方式の
信号伝送回路の提供を目的とする。
本発明の信号伝送回路は、プリチャージされた２本の信
号伝送線の放電用のスイッチング素子をＰチャネル型Ｍ
Ｏ５）ランラスタ３個とＮチャネル型ＭＯＳ ）ラン
ジメタ１個とで制御する構成を採っている。
号伝送線の放電用のスイッチング素子をＰチャネル型Ｍ
Ｏ５）ランラスタ３個とＮチャネル型ＭＯＳ ）ラン
ジメタ１個とで制御する構成を採っている。
本発明の信号伝送回路では、信号伝送期間に一方の信号
伝送線がローレベルになると、双方の信号伝送線の放電
用ＭＯ５Ｉ−ランジスタが導通されて信号伝送線が放電
され、他方の信号伝送線にローレベルの信号が伝送され
る。
伝送線がローレベルになると、双方の信号伝送線の放電
用ＭＯ５Ｉ−ランジスタが導通されて信号伝送線が放電
され、他方の信号伝送線にローレベルの信号が伝送され
る。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係る信号伝送回路の第１の実施例とし
ての１系統の信号を伝送するための基本的な構成を示す
回路図である。なお、この第１図においては前述の第７
図に示した従来の回路と同一または対応する部分には同
一の参照符号を付与しである。
ての１系統の信号を伝送するための基本的な構成を示す
回路図である。なお、この第１図においては前述の第７
図に示した従来の回路と同一または対応する部分には同
一の参照符号を付与しである。
第１図において、第１の信号伝送線Ｂ１はスイッチング
素子としてのＰチャネル型の第１のＭＯＳ ）ランジ
スタＴ１を介して電源電位Ｖｃｃと、またＮチャネル型
の第２のＭＯＳ ）ランジスタＴ２を介して接地電位
とそれぞれ接続されている。即ち、第２のＭＯＳ ）ラ
ンジスタＴ２は第１の信号伝送線Ｂ１を放電するための
第１の放電用スイッチング素子として動作する。
素子としてのＰチャネル型の第１のＭＯＳ ）ランジ
スタＴ１を介して電源電位Ｖｃｃと、またＮチャネル型
の第２のＭＯＳ ）ランジスタＴ２を介して接地電位
とそれぞれ接続されている。即ち、第２のＭＯＳ ）ラ
ンジスタＴ２は第１の信号伝送線Ｂ１を放電するための
第１の放電用スイッチング素子として動作する。
第２の信号伝送線Ｂ２はスイッチング素子としてのＰチ
ャネル型の第４のＭＯＳ ）ランジスタＴ４を介して
電源電位Ｖｃｃと、またＮチャネル型の第５のＭＯＳ
）ランジスタＴ５を介して接地電位とそれぞれ接続さ
れている。即ち、第５のＭＯＳトランジスタＴ５は第２
の信号伝送線Ｂ２を放電するための第２の放電用スイッ
チング素子として動作する。
ャネル型の第４のＭＯＳ ）ランジスタＴ４を介して
電源電位Ｖｃｃと、またＮチャネル型の第５のＭＯＳ
）ランジスタＴ５を介して接地電位とそれぞれ接続さ
れている。即ち、第５のＭＯＳトランジスタＴ５は第２
の信号伝送線Ｂ２を放電するための第２の放電用スイッ
チング素子として動作する。
これらの共にＰチャネル型である第１及び第４のＭＯＳ
）ランジスタＴｌ、 Ｔ４のゲート端子には第２の
プリチャージ信号端子ＰＣ２が接続されている。
）ランジスタＴｌ、 Ｔ４のゲート端子には第２の
プリチャージ信号端子ＰＣ２が接続されている。
従って、第２のプリチャージ信号端子ＰＣ２にローレベ
ルの信号が与えられると、両Ｐチャネル型ＭＯＳトラン
ジスタＴｌ、 Ｔ４が導通して再信号伝送線８１及びＢ
２は共に電源電位が供給される。
ルの信号が与えられると、両Ｐチャネル型ＭＯＳトラン
ジスタＴｌ、 Ｔ４が導通して再信号伝送線８１及びＢ
２は共に電源電位が供給される。
また再信号伝送線Ｂｌ、 Ｂ２のそれぞれの一端は信号
が入出力される第１及び第２の信号入出力端子１０１及
び１０２に接続され、それぞれの他端はＰチャネル型の
第３のＭＯＳ ）ランジスタＴ３のゲート端子及びＰ
チャネル型の第６のＭＯＳ ）ランジスタＴ６のゲー
ト端子に接続されている。そして、後述するように、再
信号入出力端子１０１．１０２間で信号の伝送が行われ
る。即ち、両ＭＯＳ ）ランジスタＴ３゜Ｔ６は第１
及び第２の信号入力用スイッチングトランジスタとして
動作する。
が入出力される第１及び第２の信号入出力端子１０１及
び１０２に接続され、それぞれの他端はＰチャネル型の
第３のＭＯＳ ）ランジスタＴ３のゲート端子及びＰ
チャネル型の第６のＭＯＳ ）ランジスタＴ６のゲー
ト端子に接続されている。そして、後述するように、再
信号入出力端子１０１．１０２間で信号の伝送が行われ
る。即ち、両ＭＯＳ ）ランジスタＴ３゜Ｔ６は第１
及び第２の信号入力用スイッチングトランジスタとして
動作する。
これらの第３及び第６のＭＯＳ ）ランジスタＴ３゜
Ｔ６の一端はＰチャネル型の第７のＭＯＳトランジスタ
Ｔ７を介して電源電位Ｖｃｃに接続され、また他端は第
２のＭＯＳ ）ランジスタＴ２及び第５のＭＯＳ
）ランジスタＴ５のゲート端子に接続されると共に、Ｎ
チャネル型の第８のＭＯＳトランジスタＴ８を介して接
地電位に接続されている。
Ｔ６の一端はＰチャネル型の第７のＭＯＳトランジスタ
Ｔ７を介して電源電位Ｖｃｃに接続され、また他端は第
２のＭＯＳ ）ランジスタＴ２及び第５のＭＯＳ
）ランジスタＴ５のゲート端子に接続されると共に、Ｎ
チャネル型の第８のＭＯＳトランジスタＴ８を介して接
地電位に接続されている。
一方、Ｎチャネル型である第２及び第５のＭＯＳトラン
ジスタＴ２． Ｔ５のゲート端子には第３及び第６のＭ
ＯＳ ）ランジスタＴ３． Ｔ６の他端が接続されて
いる。従って、第７のＭＯＳ ）ランジスタＴ７が導通
状態で且つ第３又は第６のＭＯＳ ）ランジスタＴ３゜
Ｔ６のいずれか一方が導通状態であれば、即ち第１のプ
リチャージ信号端子ＰＣＩへ入力信号がローレベルで且
つ再信号入出力端子１０１．１０２のいずれか一方への
入力信号がローレベルあれば、第２及び第５のＭＯＳト
ランジスタＴ２． Ｔ５が導通して再信号伝送線Ｂｌ、
Ｂ２は共に接地される。
ジスタＴ２． Ｔ５のゲート端子には第３及び第６のＭ
ＯＳ ）ランジスタＴ３． Ｔ６の他端が接続されて
いる。従って、第７のＭＯＳ ）ランジスタＴ７が導通
状態で且つ第３又は第６のＭＯＳ ）ランジスタＴ３゜
Ｔ６のいずれか一方が導通状態であれば、即ち第１のプ
リチャージ信号端子ＰＣＩへ入力信号がローレベルで且
つ再信号入出力端子１０１．１０２のいずれか一方への
入力信号がローレベルあれば、第２及び第５のＭＯＳト
ランジスタＴ２． Ｔ５が導通して再信号伝送線Ｂｌ、
Ｂ２は共に接地される。
このようなプリチャージ方式の信号伝送回路の動作は以
下の如くである。
下の如くである。
第１及び第２の１リヂヤ一ジ信号端子ＰＣＩ、 ＰＣ２
には従来の回路同様に第８図ｆａｌ及び伽）に示す如き
相補的な第１及び第２のプリチャージ信号が与えられる
。そして、第１のプリチャージ信号がハイレベルである
期間がプリチャージ期間、同じくローレベルである期間
が信号伝送期間である。
には従来の回路同様に第８図ｆａｌ及び伽）に示す如き
相補的な第１及び第２のプリチャージ信号が与えられる
。そして、第１のプリチャージ信号がハイレベルである
期間がプリチャージ期間、同じくローレベルである期間
が信号伝送期間である。
通常、プリチャージ方式の信号伝送回路においては、プ
リチャージ期間に信号伝送線（プリチャージ線）に充電
された電荷を信号伝送期間に放電するか否かにより信号
“１″または“０″を伝送するということは既に第５図
及び第７図に示した従来の構成の動作説明で述べた。こ
の第１図に示した本発明の信号伝送回路においても基本
的には同様である。
リチャージ期間に信号伝送線（プリチャージ線）に充電
された電荷を信号伝送期間に放電するか否かにより信号
“１″または“０″を伝送するということは既に第５図
及び第７図に示した従来の構成の動作説明で述べた。こ
の第１図に示した本発明の信号伝送回路においても基本
的には同様である。
プリチャージ期間においては、第２のプリチャージ信号
端子ＰＣ２にはローレベル信号が入力されるため、第１
及び第４のＭＯＳトランジスタＴＩ、 Ｔ４は共に導通
し、また第１のプリチャージ信号端子ＰＣＩにはハイレ
ベル信号が入力されるため、第７のＭＯＳ トランジ
スタＴ７は非導通状態であり、また第８のＭＯＳ ）
ランジスタＴ８は導通状態となる。これにより、第２及
び第５のＭＯＳ ）ランジスタＴ２゜Ｔ５のゲート端
子の電荷は第８のＭＯＳトランジスタＴ８を介して放電
されるので、第２及び第５のＭＯＳトランジスタＴ２．
Ｔ５は非導通状態になる。
端子ＰＣ２にはローレベル信号が入力されるため、第１
及び第４のＭＯＳトランジスタＴＩ、 Ｔ４は共に導通
し、また第１のプリチャージ信号端子ＰＣＩにはハイレ
ベル信号が入力されるため、第７のＭＯＳ トランジ
スタＴ７は非導通状態であり、また第８のＭＯＳ ）
ランジスタＴ８は導通状態となる。これにより、第２及
び第５のＭＯＳ ）ランジスタＴ２゜Ｔ５のゲート端
子の電荷は第８のＭＯＳトランジスタＴ８を介して放電
されるので、第２及び第５のＭＯＳトランジスタＴ２．
Ｔ５は非導通状態になる。
従って、プリチャージ期間には再信号伝送線Ｂｌ。
Ｂ２は共に電源電位Ｖｃｃとは接続されるが、接地電位
とは遮断されるため共に電源電位からの電荷を充電され
る（プリチャージされる）。
とは遮断されるため共に電源電位からの電荷を充電され
る（プリチャージされる）。
次に信号伝送期間においては、第２のプリチャージ信号
端子ＰＣ２がハイレベルに転じるので、第１及び第４の
ＭＯＳトランジスタＴＩ、 Ｔ４は非導通状態になる。
端子ＰＣ２がハイレベルに転じるので、第１及び第４の
ＭＯＳトランジスタＴＩ、 Ｔ４は非導通状態になる。
一方、第１のプリチャージ信号端子Ｐｃｔへの入力信号
はローレベルに転しるので、第７のＭＯＳトランジスタ
Ｔ７が導通し、第８のＭＯＳトランジスタＴ８は非導通
状態となる。従って、第２及び第５のＭＯＳ ）ランジ
スタＴ２． Ｔ５が導通するか否かは第３又は第６のＭ
ＯＳ ）ランジスタＴ３． Ｔ６のいずれか一方が導
通するか否か、換言すれば第１の信号入出力端子１０１
及び第２の信号入出力端子１０２への入力信号のレベル
に応じて変化する。
はローレベルに転しるので、第７のＭＯＳトランジスタ
Ｔ７が導通し、第８のＭＯＳトランジスタＴ８は非導通
状態となる。従って、第２及び第５のＭＯＳ ）ランジ
スタＴ２． Ｔ５が導通するか否かは第３又は第６のＭ
ＯＳ ）ランジスタＴ３． Ｔ６のいずれか一方が導
通するか否か、換言すれば第１の信号入出力端子１０１
及び第２の信号入出力端子１０２への入力信号のレベル
に応じて変化する。
いまたとえば、第１の信号入出力端子１０１への入力信
号、換言すれば第１の信号入出力端子Ｉ０１から第２の
信号入出力端子１０２へ伝送すべき信号が“０”である
とすると、第１の信号入出力端子１０１への入力信号は
ローレベルになる。これにより、第３ノＭＯ８１−ラン
ジスタＴ３が導通して第２及ヒ第６０Ｍ０Ｓ ）ラン
ジスクＴ２． Ｔ５のゲート端子に電源電位を与える。
号、換言すれば第１の信号入出力端子Ｉ０１から第２の
信号入出力端子１０２へ伝送すべき信号が“０”である
とすると、第１の信号入出力端子１０１への入力信号は
ローレベルになる。これにより、第３ノＭＯ８１−ラン
ジスタＴ３が導通して第２及ヒ第６０Ｍ０Ｓ ）ラン
ジスクＴ２． Ｔ５のゲート端子に電源電位を与える。
従って、第２及び第６のＭＯＳ ）ランジスタＴ２．
Ｔ６は導通するので、第２の信号伝送線Ｂ２は第５の
ＭＯＳ ）ランジスタＴ５を介して接地され、第２の
信号入出力端子１０２の信号出力はローレベルとなる。
Ｔ６は導通するので、第２の信号伝送線Ｂ２は第５の
ＭＯＳ ）ランジスタＴ５を介して接地され、第２の
信号入出力端子１０２の信号出力はローレベルとなる。
逆に伝送すべき信号が“ビである場合は、第１の信号入
出力端子１０１にハイレベル信号が与えられるので、第
３のＭＯＳ ｌ−ランジスタＴ３は導通せず、従って
第５のＭＯＳ ）ランジスタＴ５は非導通状態を維持
するので、第２の信号入出力端子１０２からの信号出力
はハイレベルとなる。
出力端子１０１にハイレベル信号が与えられるので、第
３のＭＯＳ ｌ−ランジスタＴ３は導通せず、従って
第５のＭＯＳ ）ランジスタＴ５は非導通状態を維持
するので、第２の信号入出力端子１０２からの信号出力
はハイレベルとなる。
即ち、第１図に示した本発明の信号伝送回路では、第１
の信号入出力端子１０１ （又は第２の信号入出力端子
１０２）から入力された“１″または“０″の信号はそ
のまま第２の信号入出力端子■０２（又は第１の信号入
出力端子ｌ０１）に出力される。
の信号入出力端子１０１ （又は第２の信号入出力端子
１０２）から入力された“１″または“０″の信号はそ
のまま第２の信号入出力端子■０２（又は第１の信号入
出力端子ｌ０１）に出力される。
第２図は本発明の信号伝送回路の第２の実施例を示す回
路図である。この実施例では、第７のＭＯＳトランジス
タＴ７を第３及び第６のＭＯＳ Ｉ−ランジスタＴ３
． Ｔ６と第８のＭＯＳ ）ランジスタＴ８との間に
位置させ、また第３及び第６のＭＯＳ ）ランジスタＴ
３゜丁６と第７のＭＯＳ トランジスタＴ７との間の
電荷を放電するためのＮチャネル型の第９のＭＯＳ ）
ランジスタＴ９を新たに備えている。この第９のＭＯＳ
）ランジスタＴ９はプリチャージ期間において第１
のプリチャージ信号端子ＰＣＩに与えられるハイレベル
のプリチャージ信号により導通して第３及び第６のＭＯ
Ｓ ）ランジスタＴ３． Ｔ６と第７のＭＯＳ ）
ランジスタＴ７との間の電荷を放電するために備えられ
ている。
路図である。この実施例では、第７のＭＯＳトランジス
タＴ７を第３及び第６のＭＯＳ Ｉ−ランジスタＴ３
． Ｔ６と第８のＭＯＳ ）ランジスタＴ８との間に
位置させ、また第３及び第６のＭＯＳ ）ランジスタＴ
３゜丁６と第７のＭＯＳ トランジスタＴ７との間の
電荷を放電するためのＮチャネル型の第９のＭＯＳ ）
ランジスタＴ９を新たに備えている。この第９のＭＯＳ
）ランジスタＴ９はプリチャージ期間において第１
のプリチャージ信号端子ＰＣＩに与えられるハイレベル
のプリチャージ信号により導通して第３及び第６のＭＯ
Ｓ ）ランジスタＴ３． Ｔ６と第７のＭＯＳ ）
ランジスタＴ７との間の電荷を放電するために備えられ
ている。
この第２図に示した第２の実施例の回路の動作は、第１
図に示した第１の実施例とほぼ同様である。
図に示した第１の実施例とほぼ同様である。
ところで、上述の第１及び第２の実施例では共に、本来
は１本である信号伝送線を二分割した第１及び第２の信
号伝送線Ｂｌ、 ８２間にて１系統の信号お伝送するだ
めの回路構成を示している。信号伝の系統が複数に亙る
場合には上述の構成を複数備えればよいことは勿論であ
るが、たとえば信号伝送線が２系統である場合には第３
図に示す如き構成を、また３系統である場合には第４図
に示す如き構成を採ることにより、それぞれＭＯＳ ）
ランジスタの数を削減することが可能になる。
は１本である信号伝送線を二分割した第１及び第２の信
号伝送線Ｂｌ、 ８２間にて１系統の信号お伝送するだ
めの回路構成を示している。信号伝の系統が複数に亙る
場合には上述の構成を複数備えればよいことは勿論であ
るが、たとえば信号伝送線が２系統である場合には第３
図に示す如き構成を、また３系統である場合には第４図
に示す如き構成を採ることにより、それぞれＭＯＳ ）
ランジスタの数を削減することが可能になる。
第３図に示した信号伝送線が２系統の例では、第１の信
号入出力端子１０１から第２の信号入出力端子１０２へ
、また第３の信号入出力端子ｌ０１１から第４の信号入
出力端子ｌ０２１へ２系統の信号が伝送される。そして
、伝送されるべき信号が１系統である場合の第１〜第６
の？ＩＯ３）ランジスタがＴ１〜Ｔ６及びＴｌｌ〜Ｔ１
６の２組必要であるが、第７及び第８のＭＯＳ ）ラ
ンジスタはＴｌ及びＴ８を共用することが可能になる。
号入出力端子１０１から第２の信号入出力端子１０２へ
、また第３の信号入出力端子ｌ０１１から第４の信号入
出力端子ｌ０２１へ２系統の信号が伝送される。そして
、伝送されるべき信号が１系統である場合の第１〜第６
の？ＩＯ３）ランジスタがＴ１〜Ｔ６及びＴｌｌ〜Ｔ１
６の２組必要であるが、第７及び第８のＭＯＳ ）ラ
ンジスタはＴｌ及びＴ８を共用することが可能になる。
従って、第１図に示した回路を２組使用するよりはＭＯ
Ｓ トランジスタを２個削減することが可能になって
いる。
Ｓ トランジスタを２個削減することが可能になって
いる。
また第４図に示した、伝送すべき信号が３系統、即ち信
号入出力端子１０１から信号入出力端子１０２へ、信号
入出力端子■０１１から信号入出力端子１０１２へ、信
号入出力端子１０２１から信号入出力端子ｌ０２２の３
系統の場合の構成においても、第１から第６のＭＯＳ
ｌ−ランジスタがＴｌ〜Ｔ６．Ｔｌｌ〜Ｔ１６及びｒ
２１〜Ｔ２６の３組必要であるが、第７及び第８のＭＯ
Ｓトランジスタは第３図の構成同様に共用出来るので、
この場合も同様にＭＯＳ ｌ−ランジスタの数を削減す
ることが出来る。
号入出力端子１０１から信号入出力端子１０２へ、信号
入出力端子■０１１から信号入出力端子１０１２へ、信
号入出力端子１０２１から信号入出力端子ｌ０２２の３
系統の場合の構成においても、第１から第６のＭＯＳ
ｌ−ランジスタがＴｌ〜Ｔ６．Ｔｌｌ〜Ｔ１６及びｒ
２１〜Ｔ２６の３組必要であるが、第７及び第８のＭＯ
Ｓトランジスタは第３図の構成同様に共用出来るので、
この場合も同様にＭＯＳ ｌ−ランジスタの数を削減す
ることが出来る。
以下、同様に伝送すべき信号の系統数が更に増加した場
合にも、第７及び第８のＭＯＳ ＋−ランジスタを共
用することが可能であることは言うまでもない。
合にも、第７及び第８のＭＯＳ ＋−ランジスタを共
用することが可能であることは言うまでもない。
以上に詳述したように、本発明の信号伝送回路によれば
、使用されるべきＭＯＳ ）ランジスタの数を削減する
ことが出来るので、回路素子数が削減され、回路構成の
単純化、故障発生率の低減、コストダウン等の効果が得
られる。
、使用されるべきＭＯＳ ）ランジスタの数を削減する
ことが出来るので、回路素子数が削減され、回路構成の
単純化、故障発生率の低減、コストダウン等の効果が得
られる。
第１図は本発明の伝送すべき信号が１系統である場合の
基本的な第１の実施例を示す回路図、第２図は同第２の
実施例を示す回路図、第３図は伝送すべき信号が２系統
の場合の構成を示す回路図、第４図は伝送すべき信号が
３系統の場合の回路構成を示す回路図、第５図は従来の
一般的なプリチャージ方式の信号伝送回路の構成を示す
模式的回路図、第６図はプリチャージ方式の信号伝送回
路の各クロックのタイミングを示すタイミングチャート
、第７図は従来の信号伝送線を二分割した構成のプリチ
ャージ方式の信号伝送回路の構成を示す回路図、第８図
はそのプリチャージ信号のタイミングを示すタイミング
チャート、第９図は第７図に示した従来のプリチャージ
方式の信号伝送回路に使用されているＮＯＲゲートの構
成を示す回路図である。 Ｔ１〜Ｔ８・・・ＭＯＳ ｌ−ランジスタ １０１．
ＩＯ２・・・信号入出力端子 Ｂｌ、Ｂ２・・・信号伝
送線 ＰＣＩ、ＰＯ２・・・プリチャージ信号端子 なお、各図中同一符号は同−又は相当部分を示す。
基本的な第１の実施例を示す回路図、第２図は同第２の
実施例を示す回路図、第３図は伝送すべき信号が２系統
の場合の構成を示す回路図、第４図は伝送すべき信号が
３系統の場合の回路構成を示す回路図、第５図は従来の
一般的なプリチャージ方式の信号伝送回路の構成を示す
模式的回路図、第６図はプリチャージ方式の信号伝送回
路の各クロックのタイミングを示すタイミングチャート
、第７図は従来の信号伝送線を二分割した構成のプリチ
ャージ方式の信号伝送回路の構成を示す回路図、第８図
はそのプリチャージ信号のタイミングを示すタイミング
チャート、第９図は第７図に示した従来のプリチャージ
方式の信号伝送回路に使用されているＮＯＲゲートの構
成を示す回路図である。 Ｔ１〜Ｔ８・・・ＭＯＳ ｌ−ランジスタ １０１．
ＩＯ２・・・信号入出力端子 Ｂｌ、Ｂ２・・・信号伝
送線 ＰＣＩ、ＰＯ２・・・プリチャージ信号端子 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １、第１の期間に第１及び第２の信号伝送線を充電し、
前記第１の期間に続く第２の期間に一方の信号伝送線の
一端に与えられた信号に応じて他方の信号伝送線を放電
するか否かにより他方の信号伝送線の一端に信号を伝送
する信号伝送回路において、 前記各信号伝送線の他端にゲート端子がそれぞれ接続さ
れ、前記各信号伝送線の一端に所定の信号が与えられた
場合にそれぞれ導通する第１及び第２の入力用スイッチ
ング素子と、 前記第２の期間に導通して前記両入力用スイッチング素
子の一端に第１の電位を与えるスイッチング素子と、 前記第１及び第２の入力用スイッチング素子の他端にゲ
ート端子が接続され、一方の入力用スイッチング素子が
導通した場合に共に導通して前記再信号伝送線をそれぞ
れ第２の電位に接続して放電する放電用スイッチング素
子と、 前記第１の期間に導通して前記両放電用スイッチング素
子のゲート端子を共に第２の電位に接続して放電するス
イッチング素子と を備えたことを特徴とする信号伝送回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226942A JP2521522B2 (ja) | 1988-09-09 | 1988-09-09 | 信号伝送回路 |
| US07/303,797 US4962343A (en) | 1988-09-09 | 1989-01-27 | Signal transmission circuit |
| DE3913216A DE3913216A1 (de) | 1988-09-09 | 1989-04-21 | Signaluebertragungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226942A JP2521522B2 (ja) | 1988-09-09 | 1988-09-09 | 信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0275244A true JPH0275244A (ja) | 1990-03-14 |
| JP2521522B2 JP2521522B2 (ja) | 1996-08-07 |
Family
ID=16853027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226942A Expired - Fee Related JP2521522B2 (ja) | 1988-09-09 | 1988-09-09 | 信号伝送回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4962343A (ja) |
| JP (1) | JP2521522B2 (ja) |
| DE (1) | DE3913216A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377129A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | プリチャージ方式バス回路 |
| US5239661A (en) * | 1989-08-18 | 1993-08-24 | Mitsubishi Denki Kabushiki Kaisha | Hierarchical bus circuit having decoder generating local buses and devices select signals enabling switching elements to perform data transfer operations |
| EP0837562B1 (en) * | 1991-12-17 | 2001-07-04 | STMicroelectronics, Inc. | A precharging output driver circuit |
| JPH10224270A (ja) * | 1997-02-03 | 1998-08-21 | Mitsubishi Electric Corp | 送受信システム |
Citations (3)
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| JPS60238923A (ja) * | 1984-05-11 | 1985-11-27 | Seiko Epson Corp | バス・ライン駆動回路 |
| JPS62224119A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | デ−タ処理装置 |
| JPS6326717A (ja) * | 1986-07-18 | 1988-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4745305A (en) | 1985-09-23 | 1988-05-17 | Ncr Corporation | Common cell I/O interface circuit |
| US4725747A (en) | 1986-08-29 | 1988-02-16 | Texas Instruments Incorporated | Integrated circuit distributed geometry to reduce switching noise |
-
1988
- 1988-09-09 JP JP63226942A patent/JP2521522B2/ja not_active Expired - Fee Related
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1989
- 1989-01-27 US US07/303,797 patent/US4962343A/en not_active Expired - Lifetime
- 1989-04-21 DE DE3913216A patent/DE3913216A1/de active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60238923A (ja) * | 1984-05-11 | 1985-11-27 | Seiko Epson Corp | バス・ライン駆動回路 |
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| Publication number | Publication date |
|---|---|
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