JP2600972B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2600972B2 JP2600972B2 JP2118155A JP11815590A JP2600972B2 JP 2600972 B2 JP2600972 B2 JP 2600972B2 JP 2118155 A JP2118155 A JP 2118155A JP 11815590 A JP11815590 A JP 11815590A JP 2600972 B2 JP2600972 B2 JP 2600972B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- silicide layer
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法に関し、特
に、ソース，ドレイン表面上に自己整合シリサイド層を
有する半導体集積回路に関する。
に、ソース，ドレイン表面上に自己整合シリサイド層を
有する半導体集積回路に関する。
半導体集積回路の高集積化に伴い、素子寸法の微細化
が急である。素子の微細化は、横方向だけでなく、縦方
向にもおこなう必要があり、このためソース，ドレイン
の拡散層深さは、年々浅くなっている。従来の工程では
拡散層による配線はソース，ドレインと同時に形成され
るため、拡散層深さが浅くなるにつれ、これらの層抵抗
が上昇し、回路の動作速度が著しく低下するという問題
が生じる。
が急である。素子の微細化は、横方向だけでなく、縦方
向にもおこなう必要があり、このためソース，ドレイン
の拡散層深さは、年々浅くなっている。従来の工程では
拡散層による配線はソース，ドレインと同時に形成され
るため、拡散層深さが浅くなるにつれ、これらの層抵抗
が上昇し、回路の動作速度が著しく低下するという問題
が生じる。
この問題を解決するため、近年ソース，ドレインおよ
び配線となる拡散層表面に自己整合的にチタン（Ti），
コバルト（Co），タンタル（Ta）等の金属硅化物（シリ
サイド）を形成する方法が採用され始めている。この構
造は例えば、第３図に示すようにＰ型シリコン基板１上
の、フィールド酸化膜２で分離された活性領域にゲート
酸化膜３を介して多結晶シリコンのゲート電極４が形成
され、ゲート電極４の側壁には酸化膜６のサイドウォー
ルが形成されている。n-層７とn+層８で構成されたソー
ス，ドレイン上に例えばチタンシリサイド層９、同時に
ゲート電極の多結晶シリコン層４上にもチタシリサイド
層９が形成されている。そして、層間絶縁膜12を介して
金属配線層14が接続された構造を有する。なお上記自己
整合シリサイド層の形成方法は、例えばIEEE Tr.Elec.D
ev.第32巻、141頁（1985年）掲載のアルペリン（M.Alpe
rin）他による「VLSI用の自己整合したチタニウム・シ
リサイド工程の開発」等を参照されたい。上述した自己
整合シリサイド層の層抵抗は、数Ω／□という低抵抗の
ため、浅接合化による拡散層抵抗の増大を避けることが
可能となる。
び配線となる拡散層表面に自己整合的にチタン（Ti），
コバルト（Co），タンタル（Ta）等の金属硅化物（シリ
サイド）を形成する方法が採用され始めている。この構
造は例えば、第３図に示すようにＰ型シリコン基板１上
の、フィールド酸化膜２で分離された活性領域にゲート
酸化膜３を介して多結晶シリコンのゲート電極４が形成
され、ゲート電極４の側壁には酸化膜６のサイドウォー
ルが形成されている。n-層７とn+層８で構成されたソー
ス，ドレイン上に例えばチタンシリサイド層９、同時に
ゲート電極の多結晶シリコン層４上にもチタシリサイド
層９が形成されている。そして、層間絶縁膜12を介して
金属配線層14が接続された構造を有する。なお上記自己
整合シリサイド層の形成方法は、例えばIEEE Tr.Elec.D
ev.第32巻、141頁（1985年）掲載のアルペリン（M.Alpe
rin）他による「VLSI用の自己整合したチタニウム・シ
リサイド工程の開発」等を参照されたい。上述した自己
整合シリサイド層の層抵抗は、数Ω／□という低抵抗の
ため、浅接合化による拡散層抵抗の増大を避けることが
可能となる。
ところで、半導体集積回路の高集積化には、配線の微
細化も要求される。このためには、配線が形成される領
域の基板表面の凹凸を極力減らす必要があり、従来配線
下の層間絶縁膜にPSGあるいはBPSG等の熱溶融性絶縁膜
を適用し、この膜を900℃〜1000℃の高温で熱処理して
リフローさせることにより、基板表面の平坦化を行なっ
ている。ところが前述のソース，ドレイン表面上に自己
整合シリサイド層を形成する方法では、この高温リフロ
ーにより、ソース，ドレイン拡散層中のドーパント不純
物（例えばＰチャネルではボロン）がシリサイド層中に
取り込まれ、シリサイド／シリコン界面の不純物濃度が
減少することにより、寄生抵抗が生じ、トランジスタ特
性が劣化するという問題が生じる。したがって、層間膜
リフロー温度の低温化が必要となる。しかし、低温化
は、リフロー性の低下をもたらす。一方、リフロー温度
を下げても、リフロー性を確保するには雰囲気ガスとし
て窒素（N2）よりもスチームを用いる方が有利である。
ところがシリサイド層は酸化により劣化するという問題
があった。
細化も要求される。このためには、配線が形成される領
域の基板表面の凹凸を極力減らす必要があり、従来配線
下の層間絶縁膜にPSGあるいはBPSG等の熱溶融性絶縁膜
を適用し、この膜を900℃〜1000℃の高温で熱処理して
リフローさせることにより、基板表面の平坦化を行なっ
ている。ところが前述のソース，ドレイン表面上に自己
整合シリサイド層を形成する方法では、この高温リフロ
ーにより、ソース，ドレイン拡散層中のドーパント不純
物（例えばＰチャネルではボロン）がシリサイド層中に
取り込まれ、シリサイド／シリコン界面の不純物濃度が
減少することにより、寄生抵抗が生じ、トランジスタ特
性が劣化するという問題が生じる。したがって、層間膜
リフロー温度の低温化が必要となる。しかし、低温化
は、リフロー性の低下をもたらす。一方、リフロー温度
を下げても、リフロー性を確保するには雰囲気ガスとし
て窒素（N2）よりもスチームを用いる方が有利である。
ところがシリサイド層は酸化により劣化するという問題
があった。
本発明の半導体装置の製造方法は、シリコン基板の一
主面上にゲート絶縁膜を介してゲート電極を形成する工
程と、このゲート電極の側面に自己整合的にサイドウォ
ールを形成する工程と、前記シリコン基板表面上に金属
膜を被着する工程と、この金属膜と基板シリコンとを反
応させ、ソース，ドレインおよび配線層領域表面上に、
自己整合した金属シリサイド層を形成する工程と、未反
応の金属膜を除去する工程と、形成された自己整合シリ
サイド層上に耐酸化性絶縁膜層を形成する工程と、上記
のシリコン基板表面上に層間絶縁膜を堆積し、酸化性雰
囲気中での熱処理を行なう工程を含んでいる。
主面上にゲート絶縁膜を介してゲート電極を形成する工
程と、このゲート電極の側面に自己整合的にサイドウォ
ールを形成する工程と、前記シリコン基板表面上に金属
膜を被着する工程と、この金属膜と基板シリコンとを反
応させ、ソース，ドレインおよび配線層領域表面上に、
自己整合した金属シリサイド層を形成する工程と、未反
応の金属膜を除去する工程と、形成された自己整合シリ
サイド層上に耐酸化性絶縁膜層を形成する工程と、上記
のシリコン基板表面上に層間絶縁膜を堆積し、酸化性雰
囲気中での熱処理を行なう工程を含んでいる。
〔実施例〕 次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの
断面図である。Ｐ型シリコン基板１上に素子分離用のフ
ィールド酸化膜２が選択酸化法等により形成され、ゲー
ト酸化膜３を介して多結晶シリコン４及びタングステン
シリサイド層５の二層膜から成るゲート電極が形成され
ている。ゲート電極の側面には酸化膜のサイドウォール
６が形成され、また、ゲート電極領域に対して自己整合
的にn-層７とn+層８で構成されたソース，ドレイン拡散
層、さらにチタン等の基板シリコンとの反応により形成
された自己整合シリサイド層９が形成されている。そし
て、基板表面上に酸化膜層10,窒化膜層11、さらにBPSG
膜12が順次堆積され、開孔16を介して金属配線14が形成
されている。
断面図である。Ｐ型シリコン基板１上に素子分離用のフ
ィールド酸化膜２が選択酸化法等により形成され、ゲー
ト酸化膜３を介して多結晶シリコン４及びタングステン
シリサイド層５の二層膜から成るゲート電極が形成され
ている。ゲート電極の側面には酸化膜のサイドウォール
６が形成され、また、ゲート電極領域に対して自己整合
的にn-層７とn+層８で構成されたソース，ドレイン拡散
層、さらにチタン等の基板シリコンとの反応により形成
された自己整合シリサイド層９が形成されている。そし
て、基板表面上に酸化膜層10,窒化膜層11、さらにBPSG
膜12が順次堆積され、開孔16を介して金属配線14が形成
されている。
以下、第４図（ａ）〜（ｅ）により本発明の製造方法
を説明する。
を説明する。
まず第４図（ａ）に示すようにＰ型シリコン基板１上
に、選択酸化法等により3000Å〜8000Åのフィールド酸
化膜２を形成し、ゲート酸化膜３を介して多結晶シリコ
ン膜４および例えばタングステンシリサイド（WSix）膜
５を順次堆積し、フォトリソグラフィ等によりフォトレ
ジスト層15を形成する。
に、選択酸化法等により3000Å〜8000Åのフィールド酸
化膜２を形成し、ゲート酸化膜３を介して多結晶シリコ
ン膜４および例えばタングステンシリサイド（WSix）膜
５を順次堆積し、フォトリソグラフィ等によりフォトレ
ジスト層15を形成する。
次に第４図（ｂ）に示すように前述のフォトレジスト
層をマスクにWSix膜５および多結晶シリコン膜４をエッ
チングしてゲート電極を形成し、自己整合的に例えばリ
ンを1013cm-2程度イオン注入し、n-層７を形成する。そ
の後、基板上に酸化膜を1000Å〜3000Å気相成長法によ
り堆積する。
層をマスクにWSix膜５および多結晶シリコン膜４をエッ
チングしてゲート電極を形成し、自己整合的に例えばリ
ンを1013cm-2程度イオン注入し、n-層７を形成する。そ
の後、基板上に酸化膜を1000Å〜3000Å気相成長法によ
り堆積する。
次に、第４図（ｃ）に示すようにゲート電極の側面に
のみ酸化膜６が残るようにエッチバックを行なう。その
後、基板表面上に、例えばチタンを500Å〜1000Å被着
し、不活性雰囲気中でシンターすることにより、基板シ
リコンと反応させ、シリサイド層を形成する。この際、
シリコンの露出していない領域のチタンは未反応のまま
残るので、ウェットエッチにより除去し、ソース，ドレ
イン表面上のみに選択的にチタンシリサイド（TiSi2）
層９が形成される。そして、例えば、ヒ素を1015〜1016
cm-2イオン注入して、n+層８を形成する。
のみ酸化膜６が残るようにエッチバックを行なう。その
後、基板表面上に、例えばチタンを500Å〜1000Å被着
し、不活性雰囲気中でシンターすることにより、基板シ
リコンと反応させ、シリサイド層を形成する。この際、
シリコンの露出していない領域のチタンは未反応のまま
残るので、ウェットエッチにより除去し、ソース，ドレ
イン表面上のみに選択的にチタンシリサイド（TiSi2）
層９が形成される。そして、例えば、ヒ素を1015〜1016
cm-2イオン注入して、n+層８を形成する。
次に第４図（ｄ）に示すように、基板表面上に酸化膜
10を200Å〜1500Å程度堆積し、続いて窒化膜11を50Å
程度成長する。
10を200Å〜1500Å程度堆積し、続いて窒化膜11を50Å
程度成長する。
その後、BPSG膜を2000Å〜8000Å程度堆積する。そし
て、800〜850℃のスチーム雰囲気で熱処理してBPSGのリ
フローを行なうことにより、第４図（ｅ）のように基本
表面の平坦化が行なえる。
て、800〜850℃のスチーム雰囲気で熱処理してBPSGのリ
フローを行なうことにより、第４図（ｅ）のように基本
表面の平坦化が行なえる。
第２図は、本発明の第２の実施例を示す半導体チップ
の断面図である。この実施例ではゲート電極表面上とソ
ース，ドレイン表面上に同時にチタンシリサイド層９を
形成する、いわゆるサリサイド構造を有し、さらに層間
絶縁膜の最上層に塗布膜13を適用することにより、より
配線抵抗の低減および基板表面の平坦化が可能となる。
本実施例の製造方法は、前述の第１の実施例とほぼ同様
である。なお、塗布膜13を塗布した後の熱処理は膜質を
改善する目的で酸素雰囲気での熱処理を行なう必要から
本発明の構造が有用である、 第５図は本発明の第３の実施例を示す。この実施例で
は、チタンシリサイド層９の表面上のみ、窒化膜11が形
成されている。この例では、チタンシリサイド層以外の
領域には窒化膜層による拡散バリアがないという利点が
ある。本実施例による製造方法を第６図（ａ）〜（ｃ）
により説明する。ゲート電極を形成し、ソース，ドレイ
ン表面上にチタンシリサイド層を形成する工程までは、
第１の実施例と同様である。第６図（ａ）に示すように
チタンシリサイド層９表面を含む基板表面上に窒化膜11
を成長し、続けてスピンオンガラス（SOG）膜17を塗布
する。平坦部と凹部のSOG膜の膜厚の差を利用して、第
６図（ｂ）に示すようにソース，ドレイン表面上にのみ
窒化膜が残るようにエッチバックする。その後第６図
（ｃ）に示すように、基板表面上に例えば、PSG膜12お
よび塗布膜13を形成し、以下前述の実施例と同様の工程
を行なう。
の断面図である。この実施例ではゲート電極表面上とソ
ース，ドレイン表面上に同時にチタンシリサイド層９を
形成する、いわゆるサリサイド構造を有し、さらに層間
絶縁膜の最上層に塗布膜13を適用することにより、より
配線抵抗の低減および基板表面の平坦化が可能となる。
本実施例の製造方法は、前述の第１の実施例とほぼ同様
である。なお、塗布膜13を塗布した後の熱処理は膜質を
改善する目的で酸素雰囲気での熱処理を行なう必要から
本発明の構造が有用である、 第５図は本発明の第３の実施例を示す。この実施例で
は、チタンシリサイド層９の表面上のみ、窒化膜11が形
成されている。この例では、チタンシリサイド層以外の
領域には窒化膜層による拡散バリアがないという利点が
ある。本実施例による製造方法を第６図（ａ）〜（ｃ）
により説明する。ゲート電極を形成し、ソース，ドレイ
ン表面上にチタンシリサイド層を形成する工程までは、
第１の実施例と同様である。第６図（ａ）に示すように
チタンシリサイド層９表面を含む基板表面上に窒化膜11
を成長し、続けてスピンオンガラス（SOG）膜17を塗布
する。平坦部と凹部のSOG膜の膜厚の差を利用して、第
６図（ｂ）に示すようにソース，ドレイン表面上にのみ
窒化膜が残るようにエッチバックする。その後第６図
（ｃ）に示すように、基板表面上に例えば、PSG膜12お
よび塗布膜13を形成し、以下前述の実施例と同様の工程
を行なう。
以上説明したように本発明は、ソース，ドレインおよ
びシリコン配線層表面にチタン，コバルト等とシリコン
の反応によって形成した自己整合シリサイド層を有する
半導体装置において、前述のシリサイド層上を耐酸化性
絶縁膜でおおうことにより、層間絶縁膜のリフローを酸
化雰囲気中で行なえ、これによりリフロー温度の低温化
が可能となり、ソース，ドレイン拡散層中のドーパント
不純物のシリサイド層への再分布を防止でき、素子特性
の劣化のない高速高密度半導体装置を提供し得るという
効果がある。
びシリコン配線層表面にチタン，コバルト等とシリコン
の反応によって形成した自己整合シリサイド層を有する
半導体装置において、前述のシリサイド層上を耐酸化性
絶縁膜でおおうことにより、層間絶縁膜のリフローを酸
化雰囲気中で行なえ、これによりリフロー温度の低温化
が可能となり、ソース，ドレイン拡散層中のドーパント
不純物のシリサイド層への再分布を防止でき、素子特性
の劣化のない高速高密度半導体装置を提供し得るという
効果がある。
第１図は本発明の第１実施例を示す半導体装置の一部を
示す断面図、第２図は本発明の第２実施例を示す半導体
装置の断面図、第３図は従来の半導体装置の一部を示す
断面図、第４図（ａ）〜（ｅ）は本発明の第１の実施例
の半導体装置の製造方法を示す工程断面図、第５図は本
発明の第３の実施例を示す半導体装置の一部を示す断面
図、第６図（ａ）〜（ｃ）は本発明の第３の実施例の半
導体装置の製造方法を示す工程断面図である。 １……シリコン基板、２……フィールド酸化膜、３……
ゲート酸化膜、４……ゲート電極、６……サイドウォー
ル、７……n-層、８……n+層、９……チタンシリサイド
層、11……窒化膜、10,12,13……層間絶縁膜。
示す断面図、第２図は本発明の第２実施例を示す半導体
装置の断面図、第３図は従来の半導体装置の一部を示す
断面図、第４図（ａ）〜（ｅ）は本発明の第１の実施例
の半導体装置の製造方法を示す工程断面図、第５図は本
発明の第３の実施例を示す半導体装置の一部を示す断面
図、第６図（ａ）〜（ｃ）は本発明の第３の実施例の半
導体装置の製造方法を示す工程断面図である。 １……シリコン基板、２……フィールド酸化膜、３……
ゲート酸化膜、４……ゲート電極、６……サイドウォー
ル、７……n-層、８……n+層、９……チタンシリサイド
層、11……窒化膜、10,12,13……層間絶縁膜。
Claims (1)
- 【請求項１】シリコン基板の一主面上にゲート絶縁膜を
介してゲート電極を形成する工程と、前記ゲート電極の
側壁部に自己整合して絶縁膜のスペーサを形成する工程
と、シリコン基板表面に金属膜を被着する工程と、前記
金属膜とシリコンとの反応により、前記シリコン基板と
PN接合を形成するソース、ドレインおよび配線領域とな
る基板表面に金属硅化物層を形成する工程と、未反応の
金属膜を除去する工程と、前記金属硅化物層が形成され
たシリコン基板表面をおおう耐酸化性絶縁膜を被着する
工程と、前記シリコン基板表面上に層間絶縁膜を堆積
し、酸化性雰囲気中で、熱処理を行う工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118155A JP2600972B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118155A JP2600972B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414838A JPH0414838A (ja) | 1992-01-20 |
| JP2600972B2 true JP2600972B2 (ja) | 1997-04-16 |
Family
ID=14729459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118155A Expired - Lifetime JP2600972B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600972B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287227A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS63170966A (ja) * | 1987-01-08 | 1988-07-14 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1990
- 1990-05-08 JP JP2118155A patent/JP2600972B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414838A (ja) | 1992-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08111527A (ja) | 自己整合シリサイド領域を有する半導体デバイスの製造方法 | |
| JPH08213610A (ja) | 電界効果型半導体装置及びその製造方法 | |
| US6221760B1 (en) | Semiconductor device having a silicide structure | |
| US7416934B2 (en) | Semiconductor device | |
| US7427796B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JP2600972B2 (ja) | 半導体装置の製造方法 | |
| JPH0581051B2 (ja) | ||
| JP2685034B2 (ja) | 半導体装置およびその製造方法 | |
| EP0607820A2 (en) | Method for producing semiconductor device having metal silicide layer on diffusion region | |
| JPH0730104A (ja) | 半導体装置及びその製造方法 | |
| JPH1093077A (ja) | 半導体装置とその製造方法 | |
| JPH0773127B2 (ja) | 半導体装置の製造方法 | |
| JP2966647B2 (ja) | 半導体装置およびその製造方法 | |
| JP2738402B2 (ja) | 半導体装置の製造方法 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09162392A (ja) | 半導体装置 | |
| JP2752222B2 (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPS6261346A (ja) | 半導体装置の製造方法 | |
| JPH0574735A (ja) | 半導体装置 | |
| JP3077146B2 (ja) | 半導体装置の製造方法 | |
| JPH03163832A (ja) | 半導体装置 | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JPH11307764A (ja) | 半導体装置およびその製造方法 | |
| JPH0666331B2 (ja) | 半導体装置の製造方法 |