JP3348070B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3348070B2 JP3348070B2 JP2000108914A JP2000108914A JP3348070B2 JP 3348070 B2 JP3348070 B2 JP 3348070B2 JP 2000108914 A JP2000108914 A JP 2000108914A JP 2000108914 A JP2000108914 A JP 2000108914A JP 3348070 B2 JP3348070 B2 JP 3348070B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ポリシリコン膜を
パターニングして形成されるポリシリコン部材を有する
半導体装置の製造方法に関するものである。
パターニングして形成されるポリシリコン部材を有する
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来より、ＭＯＳトランジスタのゲート
電極や容量素子の電極のごとく、シリサイド化が必要な
ポリシリコン部材を有する素子と、抵抗素子の抵抗体膜
や絶縁破壊保護機能のある高耐圧トランジスタのゲート
電極のごとく、シリサイド化が不要なポリシリコン部材
を有する半導体装置がある。
電極や容量素子の電極のごとく、シリサイド化が必要な
ポリシリコン部材を有する素子と、抵抗素子の抵抗体膜
や絶縁破壊保護機能のある高耐圧トランジスタのゲート
電極のごとく、シリサイド化が不要なポリシリコン部材
を有する半導体装置がある。
【０００３】ここで、従来の半導体装置として、シリサ
イド化が必要なゲート電極を有するＭＯＳトランジスタ
と、シリサイド化が不要な高耐圧ＭＯＳトランジスタと
を有する半導体装置の従来の製造工程について説明す
る。
イド化が必要なゲート電極を有するＭＯＳトランジスタ
と、シリサイド化が不要な高耐圧ＭＯＳトランジスタと
を有する半導体装置の従来の製造工程について説明す
る。
【０００４】まず、基板上にノンドープポリシリコン膜
を形成し、ノンドープポリシリコン膜の各部に、ｎ型不
純物であるリンとｐ型不純物であるボロンとを、それぞ
れ注入領域を分けたイオン注入によりドーピングする。
このドーピングは、各トランジスタのゲート電極を形成
してからでもよいし、ゲート電極を形成する前でもよ
い。また、特に高濃度の不純物をドープして抵抗を小さ
くしたい場合には、ポリシリコン膜のパターニング前と
パターニング後との双方で行なってもよい。
を形成し、ノンドープポリシリコン膜の各部に、ｎ型不
純物であるリンとｐ型不純物であるボロンとを、それぞ
れ注入領域を分けたイオン注入によりドーピングする。
このドーピングは、各トランジスタのゲート電極を形成
してからでもよいし、ゲート電極を形成する前でもよ
い。また、特に高濃度の不純物をドープして抵抗を小さ
くしたい場合には、ポリシリコン膜のパターニング前と
パターニング後との双方で行なってもよい。
【０００５】次に、注入した不純物の活性化のためのア
ニール（ＲＴＡ）を行なう。そして、基板の全面にプラ
ズマ処理により、選択エッチングマスク形成用のＴＥＯ
Ｓ膜を堆積し、これをウエットエッチング等によってパ
ターニングして、非シリサイド化領域を覆いシリサイド
化領域を開口した選択エッチング用マスクを形成する。
ニール（ＲＴＡ）を行なう。そして、基板の全面にプラ
ズマ処理により、選択エッチングマスク形成用のＴＥＯ
Ｓ膜を堆積し、これをウエットエッチング等によってパ
ターニングして、非シリサイド化領域を覆いシリサイド
化領域を開口した選択エッチング用マスクを形成する。
【０００６】次に、選択エッチング用マスクの上方から
シリサイド化領域のポリシリコン部材であるゲート電極
内に、シリサイド化促進用（プリアモルファス化用）の
不純物のイオン注入を行なう。なお、サリサイドプロセ
スの場合には、ソース・ドレイン領域内にもシリサイド
化促進用の不純物のイオン注入が行なわれる。
シリサイド化領域のポリシリコン部材であるゲート電極
内に、シリサイド化促進用（プリアモルファス化用）の
不純物のイオン注入を行なう。なお、サリサイドプロセ
スの場合には、ソース・ドレイン領域内にもシリサイド
化促進用の不純物のイオン注入が行なわれる。
【０００７】その後、基板上に高融点金属膜を堆積し、
高融点金属膜を構成する金属と、ゲート電極を構成する
ポリシリコン（サリサイドプロセスでは、ゲート電極を
構成するポリシリコン及びソース・ドレイン領域を構成
するシリコン）とを反応させて、シリサイド膜を形成す
る。このとき、非シリサイド化領域においては、高融点
金属膜とゲート電極やソース・ドレイン領域との間には
選択エッチング用マスクが介在しているので、シリサイ
ド膜は形成されない。さらに、高融点金属膜のうち未反
応部分をエッチングにより除去した後、シリサイド膜の
相転移のための熱処理を行なう。
高融点金属膜を構成する金属と、ゲート電極を構成する
ポリシリコン（サリサイドプロセスでは、ゲート電極を
構成するポリシリコン及びソース・ドレイン領域を構成
するシリコン）とを反応させて、シリサイド膜を形成す
る。このとき、非シリサイド化領域においては、高融点
金属膜とゲート電極やソース・ドレイン領域との間には
選択エッチング用マスクが介在しているので、シリサイ
ド膜は形成されない。さらに、高融点金属膜のうち未反
応部分をエッチングにより除去した後、シリサイド膜の
相転移のための熱処理を行なう。
【０００８】以上の工程により、上部がシリサイド化さ
れたポリシリコン電極を有するＭＯＳトランジスタと、
シリサイド化されていないゲート電極を有する高耐圧ト
ランジスタとを共通の基板上に設けた半導体装置が形成
される。
れたポリシリコン電極を有するＭＯＳトランジスタと、
シリサイド化されていないゲート電極を有する高耐圧ト
ランジスタとを共通の基板上に設けた半導体装置が形成
される。
【０００９】なお、抵抗素子のポリシリコン抵抗体膜は
非シリサイド化領域で素子分離用絶縁膜の上に形成され
ることが多い。その場合には、上述の構成において、選
択エッチング用マスクがポリシリコン抵抗体膜の上を覆
っていることになる。
非シリサイド化領域で素子分離用絶縁膜の上に形成され
ることが多い。その場合には、上述の構成において、選
択エッチング用マスクがポリシリコン抵抗体膜の上を覆
っていることになる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の製造工程によって形成された半導体装置には、以下
のような不具合があった。
来の製造工程によって形成された半導体装置には、以下
のような不具合があった。
【００１１】第１に、ポリシリコン膜の抵抗値、例えば
ＭＯＳトランジスタにおいてはゲート電極のゲート抵
抗、抵抗素子においては抵抗体の抵抗値がばらつくこと
があるという不具合があった。これは、ゲート電極にド
ープされた不純物が、活性化のための熱処理の際に雰囲
気中に拡散（アウトディフュージョン）してしまうから
である。その結果、不純物がドープされたポリシリコン
膜中の不純物濃度が低減するので、抵抗値が設定値より
も大きくなるのである。
ＭＯＳトランジスタにおいてはゲート電極のゲート抵
抗、抵抗素子においては抵抗体の抵抗値がばらつくこと
があるという不具合があった。これは、ゲート電極にド
ープされた不純物が、活性化のための熱処理の際に雰囲
気中に拡散（アウトディフュージョン）してしまうから
である。その結果、不純物がドープされたポリシリコン
膜中の不純物濃度が低減するので、抵抗値が設定値より
も大きくなるのである。
【００１２】第２に、特にシリサイド化領域に形成され
るＭＯＳトランジスタにおいては、シリサイド化促進用
に注入された不純物がゲート電極を突き抜けて基板内に
達することにより、ＭＯＳトランジスタのしきい値電圧
がばらつくという不具合があった。
るＭＯＳトランジスタにおいては、シリサイド化促進用
に注入された不純物がゲート電極を突き抜けて基板内に
達することにより、ＭＯＳトランジスタのしきい値電圧
がばらつくという不具合があった。
【００１３】第３に、ポリシリコン部材内の不純物が活
性化アニールの際に抜けた後に空孔が形成されることに
より、抵抗値がばらつくという問題があった。さらに、
このポリシリコン部材の上部をシリサイド化する場合
に、シリサイド膜中にも空孔が生じ、シリサイド膜の抵
抗値を十分低減することができない。
性化アニールの際に抜けた後に空孔が形成されることに
より、抵抗値がばらつくという問題があった。さらに、
このポリシリコン部材の上部をシリサイド化する場合
に、シリサイド膜中にも空孔が生じ、シリサイド膜の抵
抗値を十分低減することができない。
【００１４】本発明の目的は、シリサイド化領域及び非
シリサイド化領域にそれぞれポリシリコン部材を配置し
てなる半導体装置において、ポリシリコン部材の抵抗値
のばらつきやＭＯＳトランジスタのしきい値電圧のばら
つきの小さい半導体装置の製造方法を提供することにあ
る。
シリサイド化領域にそれぞれポリシリコン部材を配置し
てなる半導体装置において、ポリシリコン部材の抵抗値
のばらつきやＭＯＳトランジスタのしきい値電圧のばら
つきの小さい半導体装置の製造方法を提供することにあ
る。
【００１５】
【課題を達成するための手段】本発明の第１の半導体装
置の製造方法は、ゲート電極及び高濃度ソース・ドレイ
ン領域の上部がシリサイド化されているＭＯＳトランジ
スタが配置されるシリサイド化領域と、上部がシリサイ
ド化されていないポリシリコン部材を有する素子が配置
される非シリサイド化領域とを有する半導体装置の製造
方法であって、半導体基板の上にゲート絶縁膜及びポリ
シリコン膜を形成する工程（ａ）と、ｎ型不純物注入領
域を開口したマスクを用いて、上記ポリシリコン膜の一
部に抵抗値低減用のｎ型不純物イオンを注入する工程
（ｂ）と、上記ｎ型不純物を活性化するための第１回目
の熱処理を酸素を含む雰囲気下において行なう工程
（ｃ）と、上記工程（ｃ）の後に、ｐ型不純物注入領域
を開口したマスクを用いて、上記ポリシリコン膜の他部
に抵抗値低減用のｐ型不純物イオンを注入する工程
（ｄ）と、上記工程（ｄ）の後に、上記ｐ型不純物を活
性化するための熱処理が行われていない状態で、上記ポ
リシリコン膜をパターニングして、シリサイド化領域に
は上記ＭＯＳトランジスタのゲート電極を、上記非シリ
サイド化領域には上記ポリシリコン部材を形成する工程
（ｅ）と、上記工程（ｅ）の後に、上記ＭＯＳトランジ
スタの高濃度ソース・ドレイン領域形成のための不純物
イオンの注入を行なう工程（ｆ）と、上記工程（ｆ）の
後に、基板上に絶縁膜を形成する工程（ｇ）と、上記絶
縁膜の上に選択エッチ用マスクを形成する工程（ｈ）
と、上記選択エッチ用マスクを用いて上記絶縁膜をパタ
ーニングすることにより、上記非シリサイド化領域を覆
い上記シリサイド化領域の上を開口したシリサイド用マ
スクを形成する工程（ｉ）と、上記工程（ｉ）の後に、
上記ｐ型不純物を活性化するための第２回目の熱処理を
行なう工程（ｊ）と、上記工程（ｊ）の後に、上記シリ
サイド化領域のＭＯＳトランジスタのゲート電極及び高
濃度ソース・ドレイン領域にシリサイド化促進用の不純
物イオンを注入する工程（ｋ）と、上記工程（ｋ）の後
に、上記シリサイド化領域のＭＯＳトランジスタのゲー
ト電極及び高濃度ソース・ドレイン領域の上部をシリサ
イド化する工程（ｌ）とを備えている。
置の製造方法は、ゲート電極及び高濃度ソース・ドレイ
ン領域の上部がシリサイド化されているＭＯＳトランジ
スタが配置されるシリサイド化領域と、上部がシリサイ
ド化されていないポリシリコン部材を有する素子が配置
される非シリサイド化領域とを有する半導体装置の製造
方法であって、半導体基板の上にゲート絶縁膜及びポリ
シリコン膜を形成する工程（ａ）と、ｎ型不純物注入領
域を開口したマスクを用いて、上記ポリシリコン膜の一
部に抵抗値低減用のｎ型不純物イオンを注入する工程
（ｂ）と、上記ｎ型不純物を活性化するための第１回目
の熱処理を酸素を含む雰囲気下において行なう工程
（ｃ）と、上記工程（ｃ）の後に、ｐ型不純物注入領域
を開口したマスクを用いて、上記ポリシリコン膜の他部
に抵抗値低減用のｐ型不純物イオンを注入する工程
（ｄ）と、上記工程（ｄ）の後に、上記ｐ型不純物を活
性化するための熱処理が行われていない状態で、上記ポ
リシリコン膜をパターニングして、シリサイド化領域に
は上記ＭＯＳトランジスタのゲート電極を、上記非シリ
サイド化領域には上記ポリシリコン部材を形成する工程
（ｅ）と、上記工程（ｅ）の後に、上記ＭＯＳトランジ
スタの高濃度ソース・ドレイン領域形成のための不純物
イオンの注入を行なう工程（ｆ）と、上記工程（ｆ）の
後に、基板上に絶縁膜を形成する工程（ｇ）と、上記絶
縁膜の上に選択エッチ用マスクを形成する工程（ｈ）
と、上記選択エッチ用マスクを用いて上記絶縁膜をパタ
ーニングすることにより、上記非シリサイド化領域を覆
い上記シリサイド化領域の上を開口したシリサイド用マ
スクを形成する工程（ｉ）と、上記工程（ｉ）の後に、
上記ｐ型不純物を活性化するための第２回目の熱処理を
行なう工程（ｊ）と、上記工程（ｊ）の後に、上記シリ
サイド化領域のＭＯＳトランジスタのゲート電極及び高
濃度ソース・ドレイン領域にシリサイド化促進用の不純
物イオンを注入する工程（ｋ）と、上記工程（ｋ）の後
に、上記シリサイド化領域のＭＯＳトランジスタのゲー
ト電極及び高濃度ソース・ドレイン領域の上部をシリサ
イド化する工程（ｌ）とを備えている。
【００１６】この方法により、第１回目の熱処理によっ
てｎ型不純物の高濃度領域を解消し、かつ、第２回目の
熱処理の際には、非シリサイド化領域におけるポリシリ
コン部材にドープされた不純物のアウトディフュージョ
ンを防止することができる。したがって、非シリサイド
化領域に配置されるポリシリコン部材（例えば抵抗素子
の抵抗体膜）の抵抗値がばらつくのを確実に防止するこ
とができる。しかも、工程数は増えないので、製造コス
トの増大を回避することができる。
てｎ型不純物の高濃度領域を解消し、かつ、第２回目の
熱処理の際には、非シリサイド化領域におけるポリシリ
コン部材にドープされた不純物のアウトディフュージョ
ンを防止することができる。したがって、非シリサイド
化領域に配置されるポリシリコン部材（例えば抵抗素子
の抵抗体膜）の抵抗値がばらつくのを確実に防止するこ
とができる。しかも、工程数は増えないので、製造コス
トの増大を回避することができる。
【００１７】そして、上記第１回目の熱処理を酸素を含
む雰囲気下において行なうことにより、ポリシリコン膜
のうちｎ型不純物が注入された領域の上に酸化膜が形成
されるので、熱処理中におけるｎ型不純物のアウトディ
フュージョンが抑制される。すなわち、ｎ型不純物のア
ウトディフュージョンによるポリシリコン膜の抵抗値の
ばらつきや、ｎ型不純物のアウトディフュージョンの結
果残された空孔に起因するポリシリコン膜の抵抗値のば
らつきを抑制することができる。
む雰囲気下において行なうことにより、ポリシリコン膜
のうちｎ型不純物が注入された領域の上に酸化膜が形成
されるので、熱処理中におけるｎ型不純物のアウトディ
フュージョンが抑制される。すなわち、ｎ型不純物のア
ウトディフュージョンによるポリシリコン膜の抵抗値の
ばらつきや、ｎ型不純物のアウトディフュージョンの結
果残された空孔に起因するポリシリコン膜の抵抗値のば
らつきを抑制することができる。
【００１８】上記第１回目の熱処理における酸素を含む
雰囲気中における酸素の分圧は、５〜３０％であること
が好ましい。
雰囲気中における酸素の分圧は、５〜３０％であること
が好ましい。
【００１９】上記第１の半導体装置の製造方法におい
て、上記第２回目の熱処理を酸素を含む雰囲気下におい
て行なうことにより、シリサイド化領域において露出し
ているゲート電極及び高濃度ソース・ドレイン領域の上
に酸化膜が形成されるので、これらの領域におけるｎ型
不純物のアウトディフュージョンが抑制される。すなわ
ち、これらの領域の抵抗値のばらつきを抑制することが
できる。また、酸化膜の存在により、後の工程（ｋ）に
おけるシリサイド化促進用の不純物イオンがシリサイド
化領域のゲート電極を突き抜けて半導体基板に達するこ
とに起因するＭＯＳトランジスタのしきい値電圧のばら
つきを抑制することができる。
て、上記第２回目の熱処理を酸素を含む雰囲気下におい
て行なうことにより、シリサイド化領域において露出し
ているゲート電極及び高濃度ソース・ドレイン領域の上
に酸化膜が形成されるので、これらの領域におけるｎ型
不純物のアウトディフュージョンが抑制される。すなわ
ち、これらの領域の抵抗値のばらつきを抑制することが
できる。また、酸化膜の存在により、後の工程（ｋ）に
おけるシリサイド化促進用の不純物イオンがシリサイド
化領域のゲート電極を突き抜けて半導体基板に達するこ
とに起因するＭＯＳトランジスタのしきい値電圧のばら
つきを抑制することができる。
【００２０】上記第２回目の熱処理における酸素を含む
雰囲気中における酸素の分圧も、５〜３０％であること
が好ましい。
雰囲気中における酸素の分圧も、５〜３０％であること
が好ましい。
【００２１】上記第１の半導体装置の製造方法におい
て、上記工程（ｈ）においては、上記選択エッチ用マス
クをレジスト膜により形成しておき、上記工程（ｉ）の
後で上記工程（ｊ）の前に、酸素プラズマによるアッシ
ングにより、上記シリサイド化領域のゲート電極及び高
濃度ソース・ドレイン領域の表面部に酸化膜を形成する
工程をさらに備え、上記工程（ｊ）では、上記ゲート電
極上に上記酸化膜が形成された状態で、上記第２回目の
熱処理を行なうことにより、レジスト膜の除去を兼ねて
ゲート電極及び高濃度ソース・ドレイン領域の上に酸化
膜を形成することができるしたがって、上述のようなゲ
ート電極及び高濃度ソース・ドレイン領域の抵抗値のば
らつきを抑制し、シリサイド化領域におけるＭＯＳトラ
ンジスタのしきい値電圧のばらつきを抑制することがで
きる。
て、上記工程（ｈ）においては、上記選択エッチ用マス
クをレジスト膜により形成しておき、上記工程（ｉ）の
後で上記工程（ｊ）の前に、酸素プラズマによるアッシ
ングにより、上記シリサイド化領域のゲート電極及び高
濃度ソース・ドレイン領域の表面部に酸化膜を形成する
工程をさらに備え、上記工程（ｊ）では、上記ゲート電
極上に上記酸化膜が形成された状態で、上記第２回目の
熱処理を行なうことにより、レジスト膜の除去を兼ねて
ゲート電極及び高濃度ソース・ドレイン領域の上に酸化
膜を形成することができるしたがって、上述のようなゲ
ート電極及び高濃度ソース・ドレイン領域の抵抗値のば
らつきを抑制し、シリサイド化領域におけるＭＯＳトラ
ンジスタのしきい値電圧のばらつきを抑制することがで
きる。
【００２２】上記第１の半導体装置の製造方法におい
て、 上記工程（ｈ）においては、上記選択エッチ用マ
スクをレジスト膜により形成しておき、上記工程（ｉ）
の後で上記工程（ｊ）の前に、硫酸及び過酸化水素の水
溶液によって上記レジスト膜を除去した後、プラズマ酸
化によって上記シリサイド化領域のゲート電極及び高濃
度ソース・ドレイン領域の表面部に酸化膜を形成する工
程をさらに備え、上記工程（ｊ）では、上記ゲート電極
上に上記酸化膜が形成された状態で、上記第２回目の熱
処理を行なうことによっても、ゲート電極及び高濃度ソ
ース・ドレイン領域の上に酸化膜を形成することができ
るしたがって、上述のようなゲート電極及び高濃度ソー
ス・ドレイン領域の抵抗値のばらつきを抑制し、シリサ
イド化領域におけるＭＯＳトランジスタのしきい値電圧
のばらつきを抑制することができる。
て、 上記工程（ｈ）においては、上記選択エッチ用マ
スクをレジスト膜により形成しておき、上記工程（ｉ）
の後で上記工程（ｊ）の前に、硫酸及び過酸化水素の水
溶液によって上記レジスト膜を除去した後、プラズマ酸
化によって上記シリサイド化領域のゲート電極及び高濃
度ソース・ドレイン領域の表面部に酸化膜を形成する工
程をさらに備え、上記工程（ｊ）では、上記ゲート電極
上に上記酸化膜が形成された状態で、上記第２回目の熱
処理を行なうことによっても、ゲート電極及び高濃度ソ
ース・ドレイン領域の上に酸化膜を形成することができ
るしたがって、上述のようなゲート電極及び高濃度ソー
ス・ドレイン領域の抵抗値のばらつきを抑制し、シリサ
イド化領域におけるＭＯＳトランジスタのしきい値電圧
のばらつきを抑制することができる。
【００２３】本発明の第２の半導体装置の製造方法は、
ゲート電極及び高濃度ソース・ドレイン領域の上部がシ
リサイド化されているＭＯＳトランジスタが配置される
シリサイド化領域と、上部がシリサイド化されていない
ポリシリコン部材を有する素子が配置される非シリサイ
ド化領域とを有する半導体装置の製造方法であって、半
導体基板の上にゲート絶縁膜及びポリシリコン膜を形成
する工程（ａ）と、型不純物注入領域を開口したマスク
を用いて、上記ポリシリコン膜の一部に抵抗値低減用の
ｎ型不純物イオンを注入する工程（ｂ）と、上記ｎ型不
純物を活性化するための第１回目の熱処理を酸素を含む
雰囲気下において行なう工程（ｃ）と、上記工程（ｃ）
の後に、ｐ型不純物注入領域を開口したマスクを用い
て、上記ポリシリコン膜の他部に抵抗値低減用のｐ型不
純物イオンを注入する工程（ｄ）と、上記工程（ｄ）の
後に、上記ｐ型不純物を活性化するための熱処理は行わ
ないで、上記ポリシリコン膜をパターニングして、シリ
サイド化領域には上記ＭＯＳトランジスタのゲート電極
を、上記非シリサイド化領域には上記ポリシリコン部材
を形成する工程（ｅ）と、上記工程（ｅ）の後に、上記
ＭＯＳトランジスタの高濃度ソース・ドレイン領域形成
のための不純物イオンの注入を行なう工程（ｆ）と、上
記工程（ｆ）の後に、基板上に絶縁膜を形成する工程
（ｇ）と、上記工程（ｇ）の後に、上記ｐ型不純物を活
性化するための第２回目の熱処理を行なう工程（ｈ）
と、上記工程（ｈ）の後に、上記絶縁膜の上に選択エッ
チ用マスクを形成する工程（ｉ）と、上記選択エッチ用
マスクを用いて上記絶縁膜をパターニングすることによ
り、上記非シリサイド化領域を覆い上記シリサイド化領
域の上を開口したシリサイド用マスクを形成する工程
（ｊ）と、上記工程（ｊ）の後に、上記シリサイド化領
域のＭＯＳトランジスタのゲート電極及び高濃度ソース
・ドレイン領域にシリサイド化促進用の不純物イオンを
注入する工程（ｋ）と、上記工程（ｋ）の後に、上記シ
リサイド化領域のＭＯＳトランジスタのゲート電極及び
高濃度ソース・ドレイン領域の上部をシリサイド化する
工程（ｌ）とを備えている。
ゲート電極及び高濃度ソース・ドレイン領域の上部がシ
リサイド化されているＭＯＳトランジスタが配置される
シリサイド化領域と、上部がシリサイド化されていない
ポリシリコン部材を有する素子が配置される非シリサイ
ド化領域とを有する半導体装置の製造方法であって、半
導体基板の上にゲート絶縁膜及びポリシリコン膜を形成
する工程（ａ）と、型不純物注入領域を開口したマスク
を用いて、上記ポリシリコン膜の一部に抵抗値低減用の
ｎ型不純物イオンを注入する工程（ｂ）と、上記ｎ型不
純物を活性化するための第１回目の熱処理を酸素を含む
雰囲気下において行なう工程（ｃ）と、上記工程（ｃ）
の後に、ｐ型不純物注入領域を開口したマスクを用い
て、上記ポリシリコン膜の他部に抵抗値低減用のｐ型不
純物イオンを注入する工程（ｄ）と、上記工程（ｄ）の
後に、上記ｐ型不純物を活性化するための熱処理は行わ
ないで、上記ポリシリコン膜をパターニングして、シリ
サイド化領域には上記ＭＯＳトランジスタのゲート電極
を、上記非シリサイド化領域には上記ポリシリコン部材
を形成する工程（ｅ）と、上記工程（ｅ）の後に、上記
ＭＯＳトランジスタの高濃度ソース・ドレイン領域形成
のための不純物イオンの注入を行なう工程（ｆ）と、上
記工程（ｆ）の後に、基板上に絶縁膜を形成する工程
（ｇ）と、上記工程（ｇ）の後に、上記ｐ型不純物を活
性化するための第２回目の熱処理を行なう工程（ｈ）
と、上記工程（ｈ）の後に、上記絶縁膜の上に選択エッ
チ用マスクを形成する工程（ｉ）と、上記選択エッチ用
マスクを用いて上記絶縁膜をパターニングすることによ
り、上記非シリサイド化領域を覆い上記シリサイド化領
域の上を開口したシリサイド用マスクを形成する工程
（ｊ）と、上記工程（ｊ）の後に、上記シリサイド化領
域のＭＯＳトランジスタのゲート電極及び高濃度ソース
・ドレイン領域にシリサイド化促進用の不純物イオンを
注入する工程（ｋ）と、上記工程（ｋ）の後に、上記シ
リサイド化領域のＭＯＳトランジスタのゲート電極及び
高濃度ソース・ドレイン領域の上部をシリサイド化する
工程（ｌ）とを備えている。
【００２４】上記第１又は第２の半導体装置の製造方法
において、上記工程（ｂ）では、非シリサイド化領域の
素子のポリシリコン部材として、抵抗素子の抵抗体膜及
び高耐圧トランジスタのゲート電極のうち少なくともい
ずれか一方を形成することができる。
において、上記工程（ｂ）では、非シリサイド化領域の
素子のポリシリコン部材として、抵抗素子の抵抗体膜及
び高耐圧トランジスタのゲート電極のうち少なくともい
ずれか一方を形成することができる。
【００２５】
【発明の実施の形態】（第１の実施形態） 図１（ａ）〜（ｃ）は、本実施形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【００２６】図１（ａ）に示す工程に至るまでに、以下
の手順で処理を行なう。まず、Ｓｉ基板１上に、各トラ
ンジスタ形成領域を取り囲むトレンチ型の素子分離用絶
縁膜２を形成する。この素子分離用絶縁膜２は、例えば
以下の工程によって形成される。基板上に保護酸化膜，
シリコン窒化膜を形成した後、保護酸化膜，シリコン窒
化膜のうちトレンチ形成領域を選択的に除去する。そし
て、シリコン窒化膜の残存部分をエッチングマスクとし
て用いてＳｉ基板１をエッチングすることにより、トレ
ンチを形成する。その後、基板上にシリコン酸化膜を堆
積した後、シリコン窒化膜が露出するまでＣＭＰを行な
うことにより、シリコン酸化膜をトレンチ内に埋め込ん
で、素子分離用絶縁膜２を形成する。これにより、素子
分離用絶縁膜２によって、Ｓｉ基板１が、シリサイド化
領域Ｒsiと非シリサイド化領域Ｒnsi とに大きく区画さ
れる。非シリサイド化領域Ｒnsi 内には、入力回路に配
置される高耐圧ｎチャネル型ＭＯＳトランジスタを形成
するための高耐圧ｎＭＯＳＦＥＴ形成領域Ｒnnが設けら
れている。シリサイド化領域Ｒsiは、ｎチャネル型ＭＯ
Ｓトランジスタを形成するためのｎＭＯＳＦＥＴ形成領
域Ｒsnと、ｐチャネル型ＭＯＳトランジスタを形成する
ためのｐＭＯＳＦＥＴ形成領域Ｒspとにさらに区画され
る。その後、各領域Ｒnn，Ｒsn，Ｒspに不純物イオンを
注入して、各領域に形成されるトランジスタに応じたウ
エル領域３ａ，３ｂ，３ｃを形成する。すなわち、高耐
圧ｎＭＯＳＦＥＴ形成領域Ｒnnにはｐ型のウエル領域３
ａを、ｎＭＯＳＦＥＴ形成領域Ｒsnにはｐ型のウエル領
域３ｂを、ｐＭＯＳＦＥＴ形成領域Ｒspにはｎ型のウエ
ル領域３ｃをそれぞれ形成する。
の手順で処理を行なう。まず、Ｓｉ基板１上に、各トラ
ンジスタ形成領域を取り囲むトレンチ型の素子分離用絶
縁膜２を形成する。この素子分離用絶縁膜２は、例えば
以下の工程によって形成される。基板上に保護酸化膜，
シリコン窒化膜を形成した後、保護酸化膜，シリコン窒
化膜のうちトレンチ形成領域を選択的に除去する。そし
て、シリコン窒化膜の残存部分をエッチングマスクとし
て用いてＳｉ基板１をエッチングすることにより、トレ
ンチを形成する。その後、基板上にシリコン酸化膜を堆
積した後、シリコン窒化膜が露出するまでＣＭＰを行な
うことにより、シリコン酸化膜をトレンチ内に埋め込ん
で、素子分離用絶縁膜２を形成する。これにより、素子
分離用絶縁膜２によって、Ｓｉ基板１が、シリサイド化
領域Ｒsiと非シリサイド化領域Ｒnsi とに大きく区画さ
れる。非シリサイド化領域Ｒnsi 内には、入力回路に配
置される高耐圧ｎチャネル型ＭＯＳトランジスタを形成
するための高耐圧ｎＭＯＳＦＥＴ形成領域Ｒnnが設けら
れている。シリサイド化領域Ｒsiは、ｎチャネル型ＭＯ
Ｓトランジスタを形成するためのｎＭＯＳＦＥＴ形成領
域Ｒsnと、ｐチャネル型ＭＯＳトランジスタを形成する
ためのｐＭＯＳＦＥＴ形成領域Ｒspとにさらに区画され
る。その後、各領域Ｒnn，Ｒsn，Ｒspに不純物イオンを
注入して、各領域に形成されるトランジスタに応じたウ
エル領域３ａ，３ｂ，３ｃを形成する。すなわち、高耐
圧ｎＭＯＳＦＥＴ形成領域Ｒnnにはｐ型のウエル領域３
ａを、ｎＭＯＳＦＥＴ形成領域Ｒsnにはｐ型のウエル領
域３ｂを、ｐＭＯＳＦＥＴ形成領域Ｒspにはｎ型のウエ
ル領域３ｃをそれぞれ形成する。
【００２７】なお、一般的には、入力回路に配置される
高耐圧ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトラ
ンジスタのみであることが多いが、ｎチャネル型ＭＯＳ
トランジスタ及びｐチャネル型ＭＯＳトランジスタの双
方を設ける場合もある。
高耐圧ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトラ
ンジスタのみであることが多いが、ｎチャネル型ＭＯＳ
トランジスタ及びｐチャネル型ＭＯＳトランジスタの双
方を設ける場合もある。
【００２８】次に、Ｓｉ基板１の素子分離用絶縁膜２で
囲まれる領域に、シリコン酸化膜（熱酸化膜）からなる
ゲート酸化膜７ａ，７ｂと、ポリシリコン膜とを順に形
成する。この状態ではポリシリコンはドーピングされて
いない。なお、非シリサイド化領域Ｒnsi に形成される
高耐圧トランジスタのゲート酸化膜７ａは、シリサイド
化領域Ｒsiに形成される通常のＭＯＳＦＥＴのゲート酸
化膜７ｂよりも厚いのが一般的である。例えば通常のＭ
ＯＳトランジスタのゲート酸化膜７ａの厚みが５ｎｍ程
度であるのに対し、高耐圧ＭＯＳトランジスタのゲート
酸化膜７ｂの厚みは、約１０ｎｍである。
囲まれる領域に、シリコン酸化膜（熱酸化膜）からなる
ゲート酸化膜７ａ，７ｂと、ポリシリコン膜とを順に形
成する。この状態ではポリシリコンはドーピングされて
いない。なお、非シリサイド化領域Ｒnsi に形成される
高耐圧トランジスタのゲート酸化膜７ａは、シリサイド
化領域Ｒsiに形成される通常のＭＯＳＦＥＴのゲート酸
化膜７ｂよりも厚いのが一般的である。例えば通常のＭ
ＯＳトランジスタのゲート酸化膜７ａの厚みが５ｎｍ程
度であるのに対し、高耐圧ＭＯＳトランジスタのゲート
酸化膜７ｂの厚みは、約１０ｎｍである。
【００２９】次に、ポリシリコン膜のうちｐＭＯＳＦＥ
Ｔ形成領域Ｒspに位置する部分をレジストマスクで覆っ
た状態で、ポリシリコン膜内にｎ型不純物であるリンを
イオン注入によりドーピングする。このとき、非シリサ
イド化領域Ｒnsi 内の高耐圧ｎＭＯＳＦＥＴ形成領域Ｒ
nnにもリンのイオン注入によるドーピングを行なう。そ
の後、リンを活性化するためのアニール（第１回目のＲ
ＴＡ）を行う。
Ｔ形成領域Ｒspに位置する部分をレジストマスクで覆っ
た状態で、ポリシリコン膜内にｎ型不純物であるリンを
イオン注入によりドーピングする。このとき、非シリサ
イド化領域Ｒnsi 内の高耐圧ｎＭＯＳＦＥＴ形成領域Ｒ
nnにもリンのイオン注入によるドーピングを行なう。そ
の後、リンを活性化するためのアニール（第１回目のＲ
ＴＡ）を行う。
【００３０】次に、ポリシリコン膜のうちｎＭＯＳＦＥ
Ｔ形成領域Ｒsn及び高耐圧ｎＭＯＳＦＥＴ形成領域Ｒnn
に位置する部分をレジストマスクで覆った状態で、ポリ
シリコン膜内にｐ型不純物であるボロンをイオン注入に
よりドーピングする。ここではボロンを活性化のための
アニール（第２回目のＲＴＡ）は行わない。
Ｔ形成領域Ｒsn及び高耐圧ｎＭＯＳＦＥＴ形成領域Ｒnn
に位置する部分をレジストマスクで覆った状態で、ポリ
シリコン膜内にｐ型不純物であるボロンをイオン注入に
よりドーピングする。ここではボロンを活性化のための
アニール（第２回目のＲＴＡ）は行わない。
【００３１】その後、ポリシリコン膜をパターニングす
ることにより、ｎチャネル型及びｐチャネル型ＭＯＳト
ランジスタと、高耐圧ＭＯＳトランジスタとのゲート電
極８を形成する。その後、ＬＤＤ領域５を形成するため
の不純物のイオン注入、シリコン酸化膜からなるサイド
ウォール９の形成、高濃度ソース・ドレイン領域６を形
成するための不純物のイオン注入を行なう。
ることにより、ｎチャネル型及びｐチャネル型ＭＯＳト
ランジスタと、高耐圧ＭＯＳトランジスタとのゲート電
極８を形成する。その後、ＬＤＤ領域５を形成するため
の不純物のイオン注入、シリコン酸化膜からなるサイド
ウォール９の形成、高濃度ソース・ドレイン領域６を形
成するための不純物のイオン注入を行なう。
【００３２】そして、図１（ａ）に示すように、プラズ
マＣＶＤを行なって、基板の全面上にＴＥＯＳ膜１０を
堆積する。これにより、非シリサイド化領域Ｒnsi 及び
シリサイド化領域Ｒsiの全体がＴＥＯＳ膜１０によって
覆われる。
マＣＶＤを行なって、基板の全面上にＴＥＯＳ膜１０を
堆積する。これにより、非シリサイド化領域Ｒnsi 及び
シリサイド化領域Ｒsiの全体がＴＥＯＳ膜１０によって
覆われる。
【００３３】その後、ｐチャネル型ＭＯＳトランジスタ
のゲート電極内のボロンを活性するためのアニール（Ｒ
ＴＡ処理）を、温度７５０℃，５秒間の条件で行なう。
のゲート電極内のボロンを活性するためのアニール（Ｒ
ＴＡ処理）を、温度７５０℃，５秒間の条件で行なう。
【００３４】つぎに、図１（ｂ）に示す工程で、フォト
リソグラフィー工程により、基板上に、非シリサイド化
領域Ｒnsi を覆うレジストマスク２０を形成する。そし
て、このレジストマスク２０をエッチングマスクとして
用いてＴＥＯＳ膜１０をウエットエッチングすることに
より、ＴＥＯＳ膜１０のうち非シリサイド化領域Ｒnsi
に位置する部分を残してこれをＴＥＯＳマスク１０ａと
し、他部を除去する。その結果、シリサイド化領域Ｒsi
内のＭＯＳＦＥＴのゲート電極８、高濃度ソース・ドレ
イン領域６の表面が露出する。なお、ウエットエッチン
グ液には、フッ酸を用いている。
リソグラフィー工程により、基板上に、非シリサイド化
領域Ｒnsi を覆うレジストマスク２０を形成する。そし
て、このレジストマスク２０をエッチングマスクとして
用いてＴＥＯＳ膜１０をウエットエッチングすることに
より、ＴＥＯＳ膜１０のうち非シリサイド化領域Ｒnsi
に位置する部分を残してこれをＴＥＯＳマスク１０ａと
し、他部を除去する。その結果、シリサイド化領域Ｒsi
内のＭＯＳＦＥＴのゲート電極８、高濃度ソース・ドレ
イン領域６の表面が露出する。なお、ウエットエッチン
グ液には、フッ酸を用いている。
【００３５】次に、ゲート電極８及び高濃度ソース・ド
レイン領域６の表面部をシリサイド化しやすくするた
め、これらの領域の表面部のプリアモルファス化を行
う。すなわち、レジストマスク２０を除去した状態で、
ＴＥＯＳマスク１０ａの上方からゲート電極８及び高濃
度ソース・ドレイン領域６にヒ素イオン（Ａｓ+ ）を、
ドーズ量が約１×１０14ｃｍ12，注入エネルギーが約２
０ｋｅＶの条件で注入する。これにより、ゲート電極８
及び高濃度ソース・ドレイン領域６の表面付近の領域が
アモルファス化されてシリサイドが形成されやすくな
る。
レイン領域６の表面部をシリサイド化しやすくするた
め、これらの領域の表面部のプリアモルファス化を行
う。すなわち、レジストマスク２０を除去した状態で、
ＴＥＯＳマスク１０ａの上方からゲート電極８及び高濃
度ソース・ドレイン領域６にヒ素イオン（Ａｓ+ ）を、
ドーズ量が約１×１０14ｃｍ12，注入エネルギーが約２
０ｋｅＶの条件で注入する。これにより、ゲート電極８
及び高濃度ソース・ドレイン領域６の表面付近の領域が
アモルファス化されてシリサイドが形成されやすくな
る。
【００３６】次に、図１（ｃ）に示す工程で、基板の全
面上に厚みが５０ｎｍのチタン（又はコバルト膜）から
なる金属膜を堆積する。このとき、チタン（又はコバル
ト）をターゲットに用いたスパッタリング法を用いてい
る。
面上に厚みが５０ｎｍのチタン（又はコバルト膜）から
なる金属膜を堆積する。このとき、チタン（又はコバル
ト）をターゲットに用いたスパッタリング法を用いてい
る。
【００３７】次に、６５０℃，３０分間の条件で熱処理
を行なって、チタン（またはコバルト）と、ゲート電極
８を構成するポリシリコン及び高濃度ソース・ドレイン
領域６を構成する単結晶シリコンとを反応させることに
より、ゲート電極８及び高濃度ソース・ドレイン領域６
のうちの表面部分をシリサイド化してチタンシリサイド
膜１１ａ，１１ｂを形成する。
を行なって、チタン（またはコバルト）と、ゲート電極
８を構成するポリシリコン及び高濃度ソース・ドレイン
領域６を構成する単結晶シリコンとを反応させることに
より、ゲート電極８及び高濃度ソース・ドレイン領域６
のうちの表面部分をシリサイド化してチタンシリサイド
膜１１ａ，１１ｂを形成する。
【００３８】その後、ＴＥＯＳマスク１０ａを除去する
と、非シリサイド化領域Ｒnsi には高耐圧ｎＭＯＳＦＥ
Ｔを、シリサイド化領域Ｒsiには通常のｎＭＯＳＦＥＴ
及びｐＭＯＳＦＥＴをそれぞれ配置した半導体装置が得
られる。
と、非シリサイド化領域Ｒnsi には高耐圧ｎＭＯＳＦＥ
Ｔを、シリサイド化領域Ｒsiには通常のｎＭＯＳＦＥＴ
及びｐＭＯＳＦＥＴをそれぞれ配置した半導体装置が得
られる。
【００３９】本実施形態によると、ゲート用ポリシリコ
ン膜のうち通常のｐチャネル型ＭＯＳトランジスタのゲ
ート電極となる部分における不純物活性化のためのアニ
ール工程（第２回目のＲＴＡ）と、ＴＥＯＳ膜１０の形
成工程との順序を従来とは変えている。つまり、ゲート
用ポリシリコン膜のうち通常のｎＭＯＳＦＥＴ及び高耐
圧ｎＭＯＳＦＥＴのゲート電極となる部分におけるリン
活性化のためのアニール（第１回目のＲＴＡ）は、ＴＥ
ＯＳ膜１０の堆積前に行なっている。つまり、ｎ型不純
物イオン（リンイオン）の注入によって、ポリシリコン
膜のうちｎＭＯＳＦＥＴ形成領域Ｒnnの表面部には極端
に高濃度にｎ型不純物を含む部分が存在している。この
状態で、ポリシリコン膜をエッチングしてゲート電極な
どを形成すると、極端に高濃度にｎ型不純物を含む部分
においては他の部分よりもエッチング作用が促進されて
異方性が損なわれ、ゲート電極などの上端部にサイドエ
ッチ部が生じるおそれがある。それに対し、本実施形態
においては、この第１回目のＲＴＡにより、ポリシリコ
ン膜１２の表面付近の極めて高濃度にｎ型不純物（リ
ン）を含む部分からｎ型不純物がポリシリコン膜の内部
に拡散する。したがって、ポリシリコン膜の表面部にお
けるｎ型不純物の濃度が低減するので、後にポリシリコ
ン膜をエッチングしてゲート電極などを形成する際に、
ゲート電極などの上端部におけるサイドエッチを防止す
ることができる。
ン膜のうち通常のｐチャネル型ＭＯＳトランジスタのゲ
ート電極となる部分における不純物活性化のためのアニ
ール工程（第２回目のＲＴＡ）と、ＴＥＯＳ膜１０の形
成工程との順序を従来とは変えている。つまり、ゲート
用ポリシリコン膜のうち通常のｎＭＯＳＦＥＴ及び高耐
圧ｎＭＯＳＦＥＴのゲート電極となる部分におけるリン
活性化のためのアニール（第１回目のＲＴＡ）は、ＴＥ
ＯＳ膜１０の堆積前に行なっている。つまり、ｎ型不純
物イオン（リンイオン）の注入によって、ポリシリコン
膜のうちｎＭＯＳＦＥＴ形成領域Ｒnnの表面部には極端
に高濃度にｎ型不純物を含む部分が存在している。この
状態で、ポリシリコン膜をエッチングしてゲート電極な
どを形成すると、極端に高濃度にｎ型不純物を含む部分
においては他の部分よりもエッチング作用が促進されて
異方性が損なわれ、ゲート電極などの上端部にサイドエ
ッチ部が生じるおそれがある。それに対し、本実施形態
においては、この第１回目のＲＴＡにより、ポリシリコ
ン膜１２の表面付近の極めて高濃度にｎ型不純物（リ
ン）を含む部分からｎ型不純物がポリシリコン膜の内部
に拡散する。したがって、ポリシリコン膜の表面部にお
けるｎ型不純物の濃度が低減するので、後にポリシリコ
ン膜をエッチングしてゲート電極などを形成する際に、
ゲート電極などの上端部におけるサイドエッチを防止す
ることができる。
【００４０】一方、ポリシリコン膜にｐ型不純物である
ボロンを注入した直後は不純物拡散のためのアニール
（第２回目のＲＴＡ）を行なわずに、ＴＥＯＳ膜１０に
よって基板の全面を覆った状態でアニールを行なってい
る。したがって、第２回目のＲＴＡにおける不純物のア
ウトディフュージョンに起因する通常のｐチャネル型Ｍ
ＯＳトランジスタのゲート抵抗のばらつきを抑制するこ
とができる。よって、安定した電気的特性を有する半導
体装置が得られることになる。
ボロンを注入した直後は不純物拡散のためのアニール
（第２回目のＲＴＡ）を行なわずに、ＴＥＯＳ膜１０に
よって基板の全面を覆った状態でアニールを行なってい
る。したがって、第２回目のＲＴＡにおける不純物のア
ウトディフュージョンに起因する通常のｐチャネル型Ｍ
ＯＳトランジスタのゲート抵抗のばらつきを抑制するこ
とができる。よって、安定した電気的特性を有する半導
体装置が得られることになる。
【００４１】（第２の実施形態） 図２（ａ）〜（ｃ），図３（ａ），（ｂ）及び図４
（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導
体装置の製造工程を示す断面図である。
（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導
体装置の製造工程を示す断面図である。
【００４２】まず、図２（ａ）に示す工程に至るまで
に、以下の手順で処理を行なう。まず、Ｓｉ基板１上
に、各トランジスタ形成領域を取り囲むトレンチ型の素
子分離用絶縁膜２を形成する。この素子分離用絶縁膜２
は、上記第１の実施形態で説明したと同様の手順により
形成される。そして、Ｓｉ基板１が、素子分離用絶縁膜
２によって、非シリサイド化領域Ｒnsi とシリサイド化
領域Ｒsiとに大きく区画される。ここで、本実施形態に
おいては、非シリサイド化領域Ｒnsi は、それぞれ入力
回路に配置される高耐圧ｎチャネル型ＭＯＳトランジス
タが設けられる高耐圧ｎＭＯＳＦＥＴ形成領域Ｒnnと、
高耐圧ｐチャネル型ＭＯＳトランジスタが設けられる高
耐圧ｐＭＯＳＦＥＴ形成領域Ｒnpと、素子分離用絶縁膜
２の上の領域で抵抗素子が設けられる抵抗素子形成領域
Ｒnrとに区画される。また、シリサイド化領域Ｒsiは、
ｎチャネル型ＭＯＳトランジスタを形成するためのｎＭ
ＯＳＦＥＴ形成領域Ｒsnと、ｐチャネル型ＭＯＳトラン
ジスタを形成するためのｐＭＯＳＦＥＴ形成領域Ｒspと
にさらに区画される。その後、各領域Ｒsn，Ｒsp，Ｒn
n，Ｒnpに不純物イオンを注入して、各領域に形成され
るトランジスタに応じたウエル領域３ｘ，３ｙ，３ｚ，
３ｗを形成する。すなわち、ｎＭＯＳＦＥＴ形成領域Ｒ
sn，高耐圧ｎＭＯＳＦＥＴ形成領域Ｒnnには、それぞれ
ｐ型のウエル領域３ｘ，３ｚを、ｐＭＯＳＦＥＴ形成領
域Ｒsp，高耐圧ｐＭＯＳＦＥＴ形成領域Ｒnpにはｎ型の
ウエル領域３ｙ，３ｗをそれぞれ形成する。
に、以下の手順で処理を行なう。まず、Ｓｉ基板１上
に、各トランジスタ形成領域を取り囲むトレンチ型の素
子分離用絶縁膜２を形成する。この素子分離用絶縁膜２
は、上記第１の実施形態で説明したと同様の手順により
形成される。そして、Ｓｉ基板１が、素子分離用絶縁膜
２によって、非シリサイド化領域Ｒnsi とシリサイド化
領域Ｒsiとに大きく区画される。ここで、本実施形態に
おいては、非シリサイド化領域Ｒnsi は、それぞれ入力
回路に配置される高耐圧ｎチャネル型ＭＯＳトランジス
タが設けられる高耐圧ｎＭＯＳＦＥＴ形成領域Ｒnnと、
高耐圧ｐチャネル型ＭＯＳトランジスタが設けられる高
耐圧ｐＭＯＳＦＥＴ形成領域Ｒnpと、素子分離用絶縁膜
２の上の領域で抵抗素子が設けられる抵抗素子形成領域
Ｒnrとに区画される。また、シリサイド化領域Ｒsiは、
ｎチャネル型ＭＯＳトランジスタを形成するためのｎＭ
ＯＳＦＥＴ形成領域Ｒsnと、ｐチャネル型ＭＯＳトラン
ジスタを形成するためのｐＭＯＳＦＥＴ形成領域Ｒspと
にさらに区画される。その後、各領域Ｒsn，Ｒsp，Ｒn
n，Ｒnpに不純物イオンを注入して、各領域に形成され
るトランジスタに応じたウエル領域３ｘ，３ｙ，３ｚ，
３ｗを形成する。すなわち、ｎＭＯＳＦＥＴ形成領域Ｒ
sn，高耐圧ｎＭＯＳＦＥＴ形成領域Ｒnnには、それぞれ
ｐ型のウエル領域３ｘ，３ｚを、ｐＭＯＳＦＥＴ形成領
域Ｒsp，高耐圧ｐＭＯＳＦＥＴ形成領域Ｒnpにはｎ型の
ウエル領域３ｙ，３ｗをそれぞれ形成する。
【００４３】次に、Ｓｉ基板１の素子分離用絶縁膜２で
囲まれる領域にシリコン酸化膜（熱酸化膜）からなるゲ
ート酸化膜７ａ，７ｂと、ポリシリコン膜１２とを順に
形成する。非シリサイド化領域Ｒnsi に形成される高耐
圧トランジスタのゲート酸化膜７ａは、シリサイド化領
域Ｒsiに形成される通常のＭＯＳＦＥＴのゲート酸化膜
７ｂよりも厚いのが一般的である。例えば通常のＭＯＳ
トランジスタのゲート酸化膜７ａの厚みが５ｎｍ程度で
あるのに対し、高耐圧ＭＯＳトランジスタのゲート酸化
膜７ｂの厚みは、約１０ｎｍである。
囲まれる領域にシリコン酸化膜（熱酸化膜）からなるゲ
ート酸化膜７ａ，７ｂと、ポリシリコン膜１２とを順に
形成する。非シリサイド化領域Ｒnsi に形成される高耐
圧トランジスタのゲート酸化膜７ａは、シリサイド化領
域Ｒsiに形成される通常のＭＯＳＦＥＴのゲート酸化膜
７ｂよりも厚いのが一般的である。例えば通常のＭＯＳ
トランジスタのゲート酸化膜７ａの厚みが５ｎｍ程度で
あるのに対し、高耐圧ＭＯＳトランジスタのゲート酸化
膜７ｂの厚みは、約１０ｎｍである。
【００４４】次に、ポリシリコン膜１２の上に、ポリシ
リコン膜のうちｐＭＯＳＦＥＴ形成領域Ｒsp，高耐圧ｐ
ＭＯＳＦＥＴ形成領域Ｒnp及び抵抗素子形成領域Ｒnrに
位置する部分を覆い、ｎＭＯＳＦＥＴ形成領域Ｒsn，高
耐圧ｎＭＯＳＦＥＴ形成領域Ｒnnに位置する部分の上を
開口したレジストマスク２１を形成する。そして、レジ
ストマスク２１を注入マスクとして用いて、ポリシリコ
ン膜１２内にｎ型不純物イオンであるリンイオン（Ｐ
+ ）の注入を行なう。すなわち、ポリシリコン膜１２の
うちｎＭＯＳＦＥＴ形成領域Ｒsn及び高耐圧ｎＭＯＳＦ
ＥＴ形成領域Ｒnnに含まれる領域にリンをドープする。
リコン膜のうちｐＭＯＳＦＥＴ形成領域Ｒsp，高耐圧ｐ
ＭＯＳＦＥＴ形成領域Ｒnp及び抵抗素子形成領域Ｒnrに
位置する部分を覆い、ｎＭＯＳＦＥＴ形成領域Ｒsn，高
耐圧ｎＭＯＳＦＥＴ形成領域Ｒnnに位置する部分の上を
開口したレジストマスク２１を形成する。そして、レジ
ストマスク２１を注入マスクとして用いて、ポリシリコ
ン膜１２内にｎ型不純物イオンであるリンイオン（Ｐ
+ ）の注入を行なう。すなわち、ポリシリコン膜１２の
うちｎＭＯＳＦＥＴ形成領域Ｒsn及び高耐圧ｎＭＯＳＦ
ＥＴ形成領域Ｒnnに含まれる領域にリンをドープする。
【００４５】そして、レジストマスク２１を除去した状
態で、活性化のためのアニール（第１回目のＲＴＡ）を
行う。このとき、温度７５０℃〜８５０℃の範囲で、酸
素（Ｏ2 ）と窒素（Ｎ2 ）を含む雰囲気下でＲＴＡ処理
を行なう。酸素分圧は例えば５〜２０％である。具体的
には、例えば窒素と酸素との流量比によって酸素の分圧
を調整することができる。このとき、ポリシリコン膜１
２のうち露出している部分の上には、厚みが３〜４ｎｍ
の極薄の酸化膜３０（シリコン酸化膜）が形成される。
この酸化膜３０が形成されることにより、第１回目のＲ
ＴＡ中におけるポリシリコン膜１２中にドープしたリン
のアウトディフュージョンが抑制される。
態で、活性化のためのアニール（第１回目のＲＴＡ）を
行う。このとき、温度７５０℃〜８５０℃の範囲で、酸
素（Ｏ2 ）と窒素（Ｎ2 ）を含む雰囲気下でＲＴＡ処理
を行なう。酸素分圧は例えば５〜２０％である。具体的
には、例えば窒素と酸素との流量比によって酸素の分圧
を調整することができる。このとき、ポリシリコン膜１
２のうち露出している部分の上には、厚みが３〜４ｎｍ
の極薄の酸化膜３０（シリコン酸化膜）が形成される。
この酸化膜３０が形成されることにより、第１回目のＲ
ＴＡ中におけるポリシリコン膜１２中にドープしたリン
のアウトディフュージョンが抑制される。
【００４６】また、ｎ型不純物イオン（リンイオン）の
注入によって、各領域Ｒsn，Ｒnnの表面部には極端に高
濃度にｎ型不純物を含む部分が存在している。この状態
で、ポリシリコン膜をエッチングしてゲート電極などを
形成すると、極端に高濃度にｎ型不純物を含む部分にお
いては他の部分よりもエッチング作用が促進されて異方
性が損なわれ、ゲート電極などの上端部にサイドエッチ
部が生じるおそれがある。それに対し、本実施形態にお
いては、この第１回目のＲＴＡにより、各領域Ｒsn，Ｒ
nnにおいてポリシリコン膜１２の表面付近の極めて高濃
度にｎ型不純物（リン）を含む部分からｎ型不純物がポ
リシリコン膜１２の内部に拡散する。したがって、ポリ
シリコン膜１２の表面部におけるｎ型不純物の濃度が低
減するので、後にポリシリコン膜をエッチングしてゲー
ト電極などを形成する際に、ゲート電極などの上端部に
おけるサイドエッチを防止することができる。
注入によって、各領域Ｒsn，Ｒnnの表面部には極端に高
濃度にｎ型不純物を含む部分が存在している。この状態
で、ポリシリコン膜をエッチングしてゲート電極などを
形成すると、極端に高濃度にｎ型不純物を含む部分にお
いては他の部分よりもエッチング作用が促進されて異方
性が損なわれ、ゲート電極などの上端部にサイドエッチ
部が生じるおそれがある。それに対し、本実施形態にお
いては、この第１回目のＲＴＡにより、各領域Ｒsn，Ｒ
nnにおいてポリシリコン膜１２の表面付近の極めて高濃
度にｎ型不純物（リン）を含む部分からｎ型不純物がポ
リシリコン膜１２の内部に拡散する。したがって、ポリ
シリコン膜１２の表面部におけるｎ型不純物の濃度が低
減するので、後にポリシリコン膜をエッチングしてゲー
ト電極などを形成する際に、ゲート電極などの上端部に
おけるサイドエッチを防止することができる。
【００４７】次に、図２（ｂ）に示す工程において、ポ
リシリコン膜１２の上に、ポリシリコン膜１２のうちｎ
ＭＯＳＦＥＴ形成領域Ｒsn及び高耐圧ｎＭＯＳＦＥＴ形
成領域Ｒnnに位置する部分を覆い、ｐＭＯＳＦＥＴ形成
領域Ｒsp，高耐圧ｐＭＯＳＦＥＴ形成領域Ｒnp及び抵抗
素子形成領域Ｒnrに位置する部分の上を開口したレジス
トマスク２２を形成する。そして、レジストマスク２２
を注入マスクとして用いて、ポリシリコン膜１２内にｐ
型不純物イオンであるフッ化ボロンイオン（ＢＦ2 +）の
注入を行なう。すなわち、ポリシリコン膜１２のうちｐ
ＭＯＳＦＥＴ形成領域Ｒsp，高耐圧ｐＭＯＳＦＥＴ形成
領域Ｒnp及び抵抗素子形成領域Ｒnrに含まれる領域にボ
ロンをドープする。ここでは、ボロンを活性化のための
アニール（第２回目のＲＴＡ）は行わない。
リシリコン膜１２の上に、ポリシリコン膜１２のうちｎ
ＭＯＳＦＥＴ形成領域Ｒsn及び高耐圧ｎＭＯＳＦＥＴ形
成領域Ｒnnに位置する部分を覆い、ｐＭＯＳＦＥＴ形成
領域Ｒsp，高耐圧ｐＭＯＳＦＥＴ形成領域Ｒnp及び抵抗
素子形成領域Ｒnrに位置する部分の上を開口したレジス
トマスク２２を形成する。そして、レジストマスク２２
を注入マスクとして用いて、ポリシリコン膜１２内にｐ
型不純物イオンであるフッ化ボロンイオン（ＢＦ2 +）の
注入を行なう。すなわち、ポリシリコン膜１２のうちｐ
ＭＯＳＦＥＴ形成領域Ｒsp，高耐圧ｐＭＯＳＦＥＴ形成
領域Ｒnp及び抵抗素子形成領域Ｒnrに含まれる領域にボ
ロンをドープする。ここでは、ボロンを活性化のための
アニール（第２回目のＲＴＡ）は行わない。
【００４８】なお、ポリシリコン膜１２のうち抵抗素子
形成領域Ｒnrに位置する部分に、ｐ型不純物に代えてｎ
型不純物のイオン注入を行なってもよい。その場合に
は、図２（ａ）に示す状態で、レジストマスク２１のう
ち抵抗素子形成領域Ｒnrに位置する部分が開口されてい
る。そして、レジストマスク２１を除去した後、酸素を
含む雰囲気下における第１回目のＲＴＡによって、ポリ
シリコン膜１２の上に酸化膜が形成されるので、ｎ型不
純物のアウトディフュージョンが抑制され、抵抗素子の
抵抗値を許容範囲内に精度よく収めることが可能にな
る。
形成領域Ｒnrに位置する部分に、ｐ型不純物に代えてｎ
型不純物のイオン注入を行なってもよい。その場合に
は、図２（ａ）に示す状態で、レジストマスク２１のう
ち抵抗素子形成領域Ｒnrに位置する部分が開口されてい
る。そして、レジストマスク２１を除去した後、酸素を
含む雰囲気下における第１回目のＲＴＡによって、ポリ
シリコン膜１２の上に酸化膜が形成されるので、ｎ型不
純物のアウトディフュージョンが抑制され、抵抗素子の
抵抗値を許容範囲内に精度よく収めることが可能にな
る。
【００４９】次に、図２（ｃ）に示す工程において、レ
ジストマスク２２を除去した後、ゲート電極及び抵抗体
膜の形成用マスク（図示せず）を形成し、この形成用マ
スクをエッチングマスクとして用いてポリシリコン膜を
パターニングすることにより、各ＭＯＳＦＥＴのゲート
電極８と、抵抗素子の抵抗体膜１３とを形成する。その
後、形成用マスクを除去した後、ＬＤＤ領域５を形成す
るための不純物のイオン注入、ゲート電極８の側面上へ
のシリコン酸化膜からなるサイドウォール９の形成、高
濃度ソース・ドレイン領域６を形成するための不純物の
イオン注入を行なう。その際、通常のプロセスにおいて
は、ポリシリコン膜１２の上に形成されていた酸化膜３
０は例えばサイドウォール形成のためのエッチバックに
よって除去される。
ジストマスク２２を除去した後、ゲート電極及び抵抗体
膜の形成用マスク（図示せず）を形成し、この形成用マ
スクをエッチングマスクとして用いてポリシリコン膜を
パターニングすることにより、各ＭＯＳＦＥＴのゲート
電極８と、抵抗素子の抵抗体膜１３とを形成する。その
後、形成用マスクを除去した後、ＬＤＤ領域５を形成す
るための不純物のイオン注入、ゲート電極８の側面上へ
のシリコン酸化膜からなるサイドウォール９の形成、高
濃度ソース・ドレイン領域６を形成するための不純物の
イオン注入を行なう。その際、通常のプロセスにおいて
は、ポリシリコン膜１２の上に形成されていた酸化膜３
０は例えばサイドウォール形成のためのエッチバックに
よって除去される。
【００５０】次に、図３（ａ）に示す工程において、基
板の全面上にプラズマＣＶＤによりＴＥＯＳ１０を堆積
する。第１の実施形態においては、この直後にアニール
をしていたが、この実施形態ではアニールを行なわな
い。
板の全面上にプラズマＣＶＤによりＴＥＯＳ１０を堆積
する。第１の実施形態においては、この直後にアニール
をしていたが、この実施形態ではアニールを行なわな
い。
【００５１】次に、図３（ｂ）に示す工程において、Ｔ
ＥＯＳ膜１０の上に、非シリサイド化領域Ｒnsi を覆
い、シリサイド化領域Ｒsiの上を開口したレジストマス
ク２３を形成する。そして、このレジストマスク２３を
エッチングマスクとして用いてウエットエッチングを行
なって、ＴＥＯＳ膜１０のうちシリサイド化領域Ｒsiに
含まれる部分を除去する。これにより、シリサイド化領
域Ｒsiを開口したＴＥＯＳマスク１０ａが形成され、シ
リサイド形成領域Ｒsi内の各ＭＯＳトランジスタのソー
ス・ドレイン領域６及びゲート電極の表面が露出した状
態になる。
ＥＯＳ膜１０の上に、非シリサイド化領域Ｒnsi を覆
い、シリサイド化領域Ｒsiの上を開口したレジストマス
ク２３を形成する。そして、このレジストマスク２３を
エッチングマスクとして用いてウエットエッチングを行
なって、ＴＥＯＳ膜１０のうちシリサイド化領域Ｒsiに
含まれる部分を除去する。これにより、シリサイド化領
域Ｒsiを開口したＴＥＯＳマスク１０ａが形成され、シ
リサイド形成領域Ｒsi内の各ＭＯＳトランジスタのソー
ス・ドレイン領域６及びゲート電極の表面が露出した状
態になる。
【００５２】次に、図４（ａ）に示す工程において、レ
ジストマスク２３を硫酸過水（硫酸＋過酸化水素＋水）
によって洗浄することにより除去した後、温度７５０℃
〜８５０℃の範囲で、酸素（Ｏ2 ）と窒素（Ｎ2 ）を含
む雰囲気下で第２回目のＲＴＡ処理を行なう。酸素分圧
（Ｏ2 ／（Ｏ2 ＋Ｎ2 ））は例えば５〜２０％であり、
具体的には窒素と酸素とをＮ2 ：Ｏ2 ＝５：１の流量比
で流す。このとき、ＴＥＯＳマスク１０ａによって覆わ
れていない部分、つまりシリサイド形成領域Ｒsi内にお
けるＭＯＳトランジスタのゲート電極８及びソース・ド
レイン領域６の上には酸化膜３１が形成される。この酸
化膜３１によって、第２回目のＲＴＡ処理時におけるｎ
チャネル型，ｐチャネル型ＭＯＳトランジスタのゲート
電極８中のｎ型不純物（リン），ｐ型不純物（ボロン）
のアウトディフュージョンが抑制されるとともに、この
後のプリアモルファス形成時のヒ素イオン（Ａｓ+ ）の
注入の際にもＡｓ+ の突き抜けが抑制される。
ジストマスク２３を硫酸過水（硫酸＋過酸化水素＋水）
によって洗浄することにより除去した後、温度７５０℃
〜８５０℃の範囲で、酸素（Ｏ2 ）と窒素（Ｎ2 ）を含
む雰囲気下で第２回目のＲＴＡ処理を行なう。酸素分圧
（Ｏ2 ／（Ｏ2 ＋Ｎ2 ））は例えば５〜２０％であり、
具体的には窒素と酸素とをＮ2 ：Ｏ2 ＝５：１の流量比
で流す。このとき、ＴＥＯＳマスク１０ａによって覆わ
れていない部分、つまりシリサイド形成領域Ｒsi内にお
けるＭＯＳトランジスタのゲート電極８及びソース・ド
レイン領域６の上には酸化膜３１が形成される。この酸
化膜３１によって、第２回目のＲＴＡ処理時におけるｎ
チャネル型，ｐチャネル型ＭＯＳトランジスタのゲート
電極８中のｎ型不純物（リン），ｐ型不純物（ボロン）
のアウトディフュージョンが抑制されるとともに、この
後のプリアモルファス形成時のヒ素イオン（Ａｓ+ ）の
注入の際にもＡｓ+ の突き抜けが抑制される。
【００５３】次に、図４（ｂ）に示す工程において、ゲ
ート電極８及び高濃度ソース・ドレイン領域６の表面部
をシリサイド化しやすくするために、シリサイド化領域
Ｒsiにおけるゲート電極８及び高濃度ソース・ドレイン
領域６の表面部のプリアモルファス化のためのイオン注
入を行う。すなわち、ＴＥＯＳマスク１０ａを注入マス
クとして用いて、ゲート電極８及び高濃度ソース・ドレ
イン領域６にＡｓ+ イオンを、ドーズ量が約１×１０14
ｃｍ-2，注入エネルギーが約２０ｋｅＶの条件で注入す
る。これにより、ゲート電極８及び高濃度ソース・ドレ
イン領域６の表面付近の領域がアモルファス化されてシ
リサイドが形成されやすくなる。なお、この時のイオン
注入におけるドーズ量はポリシリコン膜やソース・ドレ
イン領域にイオン注入する際のドーズ量に比べて極めて
小さいので、ポリシリコン膜やソース・ドレイン領域に
注入された不純物による導電性を損なわせることはな
い。
ート電極８及び高濃度ソース・ドレイン領域６の表面部
をシリサイド化しやすくするために、シリサイド化領域
Ｒsiにおけるゲート電極８及び高濃度ソース・ドレイン
領域６の表面部のプリアモルファス化のためのイオン注
入を行う。すなわち、ＴＥＯＳマスク１０ａを注入マス
クとして用いて、ゲート電極８及び高濃度ソース・ドレ
イン領域６にＡｓ+ イオンを、ドーズ量が約１×１０14
ｃｍ-2，注入エネルギーが約２０ｋｅＶの条件で注入す
る。これにより、ゲート電極８及び高濃度ソース・ドレ
イン領域６の表面付近の領域がアモルファス化されてシ
リサイドが形成されやすくなる。なお、この時のイオン
注入におけるドーズ量はポリシリコン膜やソース・ドレ
イン領域にイオン注入する際のドーズ量に比べて極めて
小さいので、ポリシリコン膜やソース・ドレイン領域に
注入された不純物による導電性を損なわせることはな
い。
【００５４】また、この時注入されるイオン種はシリサ
イド化しようとする領域をアモルファス化する機能を有
するものであれば十分なので、Ａｓ+ だけでなく例えば
Ｇｅ+ などの比較的大きな原子のイオンを用いてイオン
注入を行なってもよい。
イド化しようとする領域をアモルファス化する機能を有
するものであれば十分なので、Ａｓ+ だけでなく例えば
Ｇｅ+ などの比較的大きな原子のイオンを用いてイオン
注入を行なってもよい。
【００５５】次に、図４（ｃ）に示す工程で、基板の全
面上に厚みが４０ｎｍのチタン（又はコバルト膜）から
なる金属膜を堆積する。このとき、チタン（又はコバル
ト）をターゲットに用いたスパッタリング法を用いてい
る。なお、その際、酸化膜３１は自然に除去されること
が多いが、スパッタリングを行なう前に酸化膜３１をエ
ッチングや真空中における高温保持等によって除去する
工程を付加することもできる。
面上に厚みが４０ｎｍのチタン（又はコバルト膜）から
なる金属膜を堆積する。このとき、チタン（又はコバル
ト）をターゲットに用いたスパッタリング法を用いてい
る。なお、その際、酸化膜３１は自然に除去されること
が多いが、スパッタリングを行なう前に酸化膜３１をエ
ッチングや真空中における高温保持等によって除去する
工程を付加することもできる。
【００５６】次に、６５０℃，３０分間の条件で熱処理
を行なって、金属膜を構成するチタン（またはコバル
ト）と、ゲート電極８を構成するポリシリコン，高濃度
ソース・ドレイン領域６を構成する単結晶シリコンとを
反応させることにより、ゲート電極８及び高濃度ソース
・ドレイン領域６のうちの表面部分をシリサイド化して
チタンシリサイド膜１１ａ，１１ｂを形成する。そし
て、未反応の金属膜を除去する。
を行なって、金属膜を構成するチタン（またはコバル
ト）と、ゲート電極８を構成するポリシリコン，高濃度
ソース・ドレイン領域６を構成する単結晶シリコンとを
反応させることにより、ゲート電極８及び高濃度ソース
・ドレイン領域６のうちの表面部分をシリサイド化して
チタンシリサイド膜１１ａ，１１ｂを形成する。そし
て、未反応の金属膜を除去する。
【００５７】この後の工程は第１の実施形態において説
明したとおりであり、ＴＥＯＳマスク１０ａを除去する
と、シリサイド化領域Ｒsiにおいては、表面部がシリサ
イド化されたゲート電極８及び高濃度ソース・ドレイン
領域６を有するｎチャネル型ＭＯＳトランジスタ及びｐ
チャネル型ＭＯＳトランジスタが形成され、非シリサイ
ド化領域Ｒnsi においては、シリサイド化されていない
ゲート電極８及び高濃度ソース・ドレイン領域６を有す
る高耐圧ｎチャネル型ＭＯＳトランジスタ及び高耐圧ｐ
チャネル型ＭＯＳトランジスタと、シリサイド化されて
いない抵抗体膜１３を有する抵抗素子とが形成される。
明したとおりであり、ＴＥＯＳマスク１０ａを除去する
と、シリサイド化領域Ｒsiにおいては、表面部がシリサ
イド化されたゲート電極８及び高濃度ソース・ドレイン
領域６を有するｎチャネル型ＭＯＳトランジスタ及びｐ
チャネル型ＭＯＳトランジスタが形成され、非シリサイ
ド化領域Ｒnsi においては、シリサイド化されていない
ゲート電極８及び高濃度ソース・ドレイン領域６を有す
る高耐圧ｎチャネル型ＭＯＳトランジスタ及び高耐圧ｐ
チャネル型ＭＯＳトランジスタと、シリサイド化されて
いない抵抗体膜１３を有する抵抗素子とが形成される。
【００５８】本実施形態は、上記第１の実施形態と比較
して、第１回及び第２回のＲＴＡ処理を酸素を含む雰囲
気中で行なう点と、ＴＥＯＳ膜１０をパターニングして
ＴＥＯＳマスク１０ａを形成してからプリアモルファス
化のためのイオン注入を行なう点とが特徴である。その
結果、以下の効果を発揮することができる。
して、第１回及び第２回のＲＴＡ処理を酸素を含む雰囲
気中で行なう点と、ＴＥＯＳ膜１０をパターニングして
ＴＥＯＳマスク１０ａを形成してからプリアモルファス
化のためのイオン注入を行なう点とが特徴である。その
結果、以下の効果を発揮することができる。
【００５９】まず、第１回目のＲＴＡ処理を酸素を含む
雰囲気下において行なうことにより、ポリシリコン膜１
２の上に酸化膜３０が形成される。したがって、第１回
目のＲＴＡ処理中において、ｎ型不純物のアウトディフ
ュージョンを抑制することができる。その結果、ポリシ
リコン膜内にドープしたｎ型不純物の低減による導電性
の悪化を有効に防止することができる。加えて、ポリシ
リコン膜１２からｎ型不純物が抜けることによりポリシ
リコン膜に空孔が形成されると、ポリシリコン膜の抵抗
値が増大することになる。また、その空孔の部分は後に
シリサイド化されないので、シリサイド層の抵抗値も増
大する。すなわち、全体として、ポリシリコン膜の抵抗
値にばらつきが生じるという不具合を招くおそれがある
が、酸化膜３０の存在によってｎ型不純物のアウトディ
フュージョンが抑制されることにより、かかる不具合を
も解消することができる。
雰囲気下において行なうことにより、ポリシリコン膜１
２の上に酸化膜３０が形成される。したがって、第１回
目のＲＴＡ処理中において、ｎ型不純物のアウトディフ
ュージョンを抑制することができる。その結果、ポリシ
リコン膜内にドープしたｎ型不純物の低減による導電性
の悪化を有効に防止することができる。加えて、ポリシ
リコン膜１２からｎ型不純物が抜けることによりポリシ
リコン膜に空孔が形成されると、ポリシリコン膜の抵抗
値が増大することになる。また、その空孔の部分は後に
シリサイド化されないので、シリサイド層の抵抗値も増
大する。すなわち、全体として、ポリシリコン膜の抵抗
値にばらつきが生じるという不具合を招くおそれがある
が、酸化膜３０の存在によってｎ型不純物のアウトディ
フュージョンが抑制されることにより、かかる不具合を
も解消することができる。
【００６０】次に、第２回目のＲＴＡ処理を酸素を含む
雰囲気下において行なうことにより、ｎ型及びｐ型不純
物のアウトディフュージョンの抑制によるゲート電極及
び高濃度ソース・ドレイン領域６の抵抗値のばらつき抑
制効果に加えて、以下の効果が得られる。すなわち、も
ともとＭＯＳトランジスタのしきい値制御のために各ウ
エル領域３ｘ，３ｙ，３ｚ，３ｗにドープされている不
純物の濃度はソース・ドレイン領域６内の不純物濃度に
比べて極めて小さい。そのために、プリアモルファス化
のためのイオン注入の際にＡｓ+ がゲート電極８を突き
抜けてＳｉ基板１内のチャネル領域に達すると、ＭＯＳ
トランジスタのしきい値電圧が変動することがわかっ
た。そこで、本実施形態のごとく、第２回目のＲＴＡ処
理によってゲート電極８の上に酸化膜３１を形成するこ
とにより、プリアモルファス化のために注入されるイオ
ン（Ａｓ+ ）がゲート電極８を突き抜けて（チャネリン
グによる）チャネル領域に達するのを抑制することがで
きる。すなわち、シリサイド化領域Ｒsi内に形成される
ｎチャネル型ＭＯＳトランジスタの不純物の突き抜けに
起因するしきい値電圧の変動を防止することができる。
雰囲気下において行なうことにより、ｎ型及びｐ型不純
物のアウトディフュージョンの抑制によるゲート電極及
び高濃度ソース・ドレイン領域６の抵抗値のばらつき抑
制効果に加えて、以下の効果が得られる。すなわち、も
ともとＭＯＳトランジスタのしきい値制御のために各ウ
エル領域３ｘ，３ｙ，３ｚ，３ｗにドープされている不
純物の濃度はソース・ドレイン領域６内の不純物濃度に
比べて極めて小さい。そのために、プリアモルファス化
のためのイオン注入の際にＡｓ+ がゲート電極８を突き
抜けてＳｉ基板１内のチャネル領域に達すると、ＭＯＳ
トランジスタのしきい値電圧が変動することがわかっ
た。そこで、本実施形態のごとく、第２回目のＲＴＡ処
理によってゲート電極８の上に酸化膜３１を形成するこ
とにより、プリアモルファス化のために注入されるイオ
ン（Ａｓ+ ）がゲート電極８を突き抜けて（チャネリン
グによる）チャネル領域に達するのを抑制することがで
きる。すなわち、シリサイド化領域Ｒsi内に形成される
ｎチャネル型ＭＯＳトランジスタの不純物の突き抜けに
起因するしきい値電圧の変動を防止することができる。
【００６１】一方、非シリサイド化領域Ｒnsi において
は、ＴＥＯＳ膜マスク１０ａによって覆われた状態で熱
処理が行なわれるので、ｎ型及びｐ型不純物のアウトデ
ィフュージョンを確実に抑制できる。
は、ＴＥＯＳ膜マスク１０ａによって覆われた状態で熱
処理が行なわれるので、ｎ型及びｐ型不純物のアウトデ
ィフュージョンを確実に抑制できる。
【００６２】また、第１回目のＲＴＡ処理によってポリ
シリコン膜１２内にドープした不純物のうちｎ型不純物
の活性化のみを行い、ポリシリコン膜１２内にドープさ
れたｐ型不純物の活性化は行なわないので、ｐ型不純物
が拡散してゲート酸化膜７ａ，７ｂやＳｉ基板１内に侵
入するのを抑制することができる。すなわち、ｐチャネ
ル型ＭＯＳトランジスタ及び高耐圧ｐチャネル型ＭＯＳ
トランジスタのゲート電極８の導電性の悪化や、ゲート
酸化膜７ａ，７ｂの絶縁特性の劣化，しきい値電圧の変
動などを防止することができる。
シリコン膜１２内にドープした不純物のうちｎ型不純物
の活性化のみを行い、ポリシリコン膜１２内にドープさ
れたｐ型不純物の活性化は行なわないので、ｐ型不純物
が拡散してゲート酸化膜７ａ，７ｂやＳｉ基板１内に侵
入するのを抑制することができる。すなわち、ｐチャネ
ル型ＭＯＳトランジスタ及び高耐圧ｐチャネル型ＭＯＳ
トランジスタのゲート電極８の導電性の悪化や、ゲート
酸化膜７ａ，７ｂの絶縁特性の劣化，しきい値電圧の変
動などを防止することができる。
【００６３】ここで、酸素を含む雰囲気下でＲＴＡ処理
を行なうことの効果に関するデータについて説明する。
を行なうことの効果に関するデータについて説明する。
【００６４】図５（ａ）〜（ｃ）は、酸素を含む雰囲気
下におけるＲＴＡ処理の効果を確認するために、３種類
の条件でＲＴＡ処理が施されたサンプルの上面のＳＥＭ
像を複写した図である。図５（ａ）〜（ｃ）に示すサン
プルの上面には、ポリシリコンからなるゲート電極と、
ゲート電極の周囲を囲む酸化膜からなるサイドウォール
と、高濃度ソース・ドレイン領域が形成されているシリ
コン基板の表面とが現れている。
下におけるＲＴＡ処理の効果を確認するために、３種類
の条件でＲＴＡ処理が施されたサンプルの上面のＳＥＭ
像を複写した図である。図５（ａ）〜（ｃ）に示すサン
プルの上面には、ポリシリコンからなるゲート電極と、
ゲート電極の周囲を囲む酸化膜からなるサイドウォール
と、高濃度ソース・ドレイン領域が形成されているシリ
コン基板の表面とが現れている。
【００６５】図５（ａ）は、Ｎ2 のみを流量５．０ｓｌ
ｃｍで流しながらＲＴＡ処理を行なった時のサンプルの
上面状態を示している。図５（ｂ）は、Ｎ2 ／０2 の流
量を５．０／０．３ｓｌｃｍとして流しながらＲＴＡ処
理を行なった時のサンプルの上面状態を示している。図
５（ｃ）は、Ｎ2 ／０2 の流量を５．０／２０．０ｓｌ
ｃｍとして流しながらＲＴＡ処理を行なった時のサンプ
ルの上面状態を示している。図５（ａ）に示すように、
Ｎ2 のみを流しながらＲＴＡ処理を行なった場合には、
ポリシリコン層からなるゲート電極内に不純物が抜けて
形成された空孔が存在していることがわかる。それに対
し、図５（ｂ），（ｃ）に示すように、Ｎ2 とＯ2 とを
流しながらＲＴＡ処理を行なった場合には、ポリシリコ
ン層からなるゲート電極内に空孔が存在していない。す
なわち、酸素を含む雰囲気下において熱処理（本実施形
態においてはＲＴＡ処理）を行なうことにより、ポリシ
リコン層内の不純物のアウトディフュージョンを確実に
抑制しうることが確認された。
ｃｍで流しながらＲＴＡ処理を行なった時のサンプルの
上面状態を示している。図５（ｂ）は、Ｎ2 ／０2 の流
量を５．０／０．３ｓｌｃｍとして流しながらＲＴＡ処
理を行なった時のサンプルの上面状態を示している。図
５（ｃ）は、Ｎ2 ／０2 の流量を５．０／２０．０ｓｌ
ｃｍとして流しながらＲＴＡ処理を行なった時のサンプ
ルの上面状態を示している。図５（ａ）に示すように、
Ｎ2 のみを流しながらＲＴＡ処理を行なった場合には、
ポリシリコン層からなるゲート電極内に不純物が抜けて
形成された空孔が存在していることがわかる。それに対
し、図５（ｂ），（ｃ）に示すように、Ｎ2 とＯ2 とを
流しながらＲＴＡ処理を行なった場合には、ポリシリコ
ン層からなるゲート電極内に空孔が存在していない。す
なわち、酸素を含む雰囲気下において熱処理（本実施形
態においてはＲＴＡ処理）を行なうことにより、ポリシ
リコン層内の不純物のアウトディフュージョンを確実に
抑制しうることが確認された。
【００６６】図６は、ＲＴＡ処理の際のＯ2 分圧に対す
るｎチャネル型ＭＯＳトランジスタのしきい値電圧の変
化と、ｐチャネル型ＭＯＳトランジスタのソース・ドレ
イン領域の不純物濃度の低下に起因するドレイン電流の
低下とを示す図である。同図において、横軸はＯ2 分圧
（（Ｏ2 ／（Ｎ2 ＋Ｏ2 ））を表し、縦軸はｎチャネル
型ＭＯＳトランジスタのしきい値電圧（Ｖ）と、ｐチャ
ネル型ＭＯＳトランジスタの飽和ドレイン電流（μＡ／
μｍ）とを表している。同図に示すように、Ｏ2 分圧が
２．５％以下になるとｎチャネル型ＭＯＳトランジスタ
のしきい値電圧のシフトが発生しており、Ｏ2 分圧が約
４０％を越えるとｐチャネル型ＭＯＳトランジスタの飽
和ドレイン電流の低下が著しくなる。つまり、Ｏ2 分圧
を増大させると、基板上に酸化膜がより厚く形成され、
同時にソース・ドレイン領域のｐ型不純物であるボロン
もより多く酸化膜中に吸い出されてしまうことから、ソ
ース・ドレイン領域の電気的抵抗が増大して飽和ドレイ
ン電流が低下する。
るｎチャネル型ＭＯＳトランジスタのしきい値電圧の変
化と、ｐチャネル型ＭＯＳトランジスタのソース・ドレ
イン領域の不純物濃度の低下に起因するドレイン電流の
低下とを示す図である。同図において、横軸はＯ2 分圧
（（Ｏ2 ／（Ｎ2 ＋Ｏ2 ））を表し、縦軸はｎチャネル
型ＭＯＳトランジスタのしきい値電圧（Ｖ）と、ｐチャ
ネル型ＭＯＳトランジスタの飽和ドレイン電流（μＡ／
μｍ）とを表している。同図に示すように、Ｏ2 分圧が
２．５％以下になるとｎチャネル型ＭＯＳトランジスタ
のしきい値電圧のシフトが発生しており、Ｏ2 分圧が約
４０％を越えるとｐチャネル型ＭＯＳトランジスタの飽
和ドレイン電流の低下が著しくなる。つまり、Ｏ2 分圧
を増大させると、基板上に酸化膜がより厚く形成され、
同時にソース・ドレイン領域のｐ型不純物であるボロン
もより多く酸化膜中に吸い出されてしまうことから、ソ
ース・ドレイン領域の電気的抵抗が増大して飽和ドレイ
ン電流が低下する。
【００６７】図７は、ＲＴＡ処理の際のＯ2 分圧に対す
るポリシリコン層の空孔の発生による抵抗値のばらつき
とポリシリコン層上の酸化膜の除去不足に起因する抵抗
値のばらつきとを示す図である。同図において、横軸は
Ｏ2 分圧（（Ｏ2 ／（Ｎ2 ＋Ｏ2 ））を表し、縦軸はシ
リサイド層及びポリシリコン層のシート抵抗値（Ω／ｓ
ｑ．）を表している。同図に示すように、Ｏ2 分圧が
２．５％以下になると空孔の発生に起因するシリサイド
層及びポリシリコン層のシート抵抗値のばらつきが大き
くなり、Ｏ2 分圧が約４０％を越えるとポリシリコン層
上の酸化膜が厚くなってその後の工程において酸化膜の
除去不足に起因するシリサイド層及びポリシリコン層の
シート抵抗値のばらつきが大きくなる。なお、酸化膜の
除去工程を別途追加することは工程を複雑化するので、
できれば酸化膜の除去工程を設けないことが好ましい。
るポリシリコン層の空孔の発生による抵抗値のばらつき
とポリシリコン層上の酸化膜の除去不足に起因する抵抗
値のばらつきとを示す図である。同図において、横軸は
Ｏ2 分圧（（Ｏ2 ／（Ｎ2 ＋Ｏ2 ））を表し、縦軸はシ
リサイド層及びポリシリコン層のシート抵抗値（Ω／ｓ
ｑ．）を表している。同図に示すように、Ｏ2 分圧が
２．５％以下になると空孔の発生に起因するシリサイド
層及びポリシリコン層のシート抵抗値のばらつきが大き
くなり、Ｏ2 分圧が約４０％を越えるとポリシリコン層
上の酸化膜が厚くなってその後の工程において酸化膜の
除去不足に起因するシリサイド層及びポリシリコン層の
シート抵抗値のばらつきが大きくなる。なお、酸化膜の
除去工程を別途追加することは工程を複雑化するので、
できれば酸化膜の除去工程を設けないことが好ましい。
【００６８】図６及び図７のデータから、Ｏ2 分圧は
２．５〜４０％であることが好ましく、５〜３０％であ
ることがより好ましい。
２．５〜４０％であることが好ましく、５〜３０％であ
ることがより好ましい。
【００６９】（第３の実施形態）図８（ａ），（ｂ）及
び図９（ａ）〜（ｃ）は、本発明の第３の実施形態に係
る半導体装置の製造工程を示す断面図である。
び図９（ａ）〜（ｃ）は、本発明の第３の実施形態に係
る半導体装置の製造工程を示す断面図である。
【００７０】まず、図８（ａ）に示す工程に至るまで
に、上記第２の実施形態における図２（ａ）〜（ｃ）に
示す工程と同じ処理を行なう。
に、上記第２の実施形態における図２（ａ）〜（ｃ）に
示す工程と同じ処理を行なう。
【００７１】そして、図８（ａ）に示す工程において、
基板の全面上にプラズマＣＶＤによりＴＥＯＳ膜１０を
堆積する。第１の実施形態においては、この直後にアニ
ールをしていたが、本実施形態ではアニールを行なわな
い。
基板の全面上にプラズマＣＶＤによりＴＥＯＳ膜１０を
堆積する。第１の実施形態においては、この直後にアニ
ールをしていたが、本実施形態ではアニールを行なわな
い。
【００７２】次に、図８（ｂ）に示す工程において、Ｔ
ＥＯＳ膜１０の上に、非シリサイド化領域Ｒnsi を覆
い、シリサイド化領域Ｒsiの上を開口したレジストマス
ク２４を形成する。そして、このレジストマスク２４を
エッチングマスクとして用いてウエットエッチングを行
なって、ＴＥＯＳ膜１０のうちシリサイド化領域Ｒsiに
含まれる部分を除去する。これにより、非シリサイド化
領域Ｒnsi を覆うＴＥＯＳマスク１０ａが形成され、シ
リサイド形成領域Ｒsi内の各ＭＯＳトランジスタのソー
ス・ドレイン領域６及びゲート電極８の表面が露出した
状態になる。
ＥＯＳ膜１０の上に、非シリサイド化領域Ｒnsi を覆
い、シリサイド化領域Ｒsiの上を開口したレジストマス
ク２４を形成する。そして、このレジストマスク２４を
エッチングマスクとして用いてウエットエッチングを行
なって、ＴＥＯＳ膜１０のうちシリサイド化領域Ｒsiに
含まれる部分を除去する。これにより、非シリサイド化
領域Ｒnsi を覆うＴＥＯＳマスク１０ａが形成され、シ
リサイド形成領域Ｒsi内の各ＭＯＳトランジスタのソー
ス・ドレイン領域６及びゲート電極８の表面が露出した
状態になる。
【００７３】ここで、上記第２の実施形態においては、
レジストマスク２３を硫酸過水（硫酸＋過酸化水素＋
水）によって洗浄することにより除去した。
レジストマスク２３を硫酸過水（硫酸＋過酸化水素＋
水）によって洗浄することにより除去した。
【００７４】それに対し、本実施形態においては、図９
（ａ）に示す工程において、Ｏ2 プラズマによるアッシ
ングを行なった後、さらに硫酸過水（硫酸＋過酸化水素
＋水）によって洗浄することによりレジストマスク２４
を除去する。その際、Ｏ2 プラズマによるアッシングを
行なうことにより、ＴＥＯＳマスク１０ａによって覆わ
れていない部分、つまりシリサイド形成領域Ｒsi内にお
けるＭＯＳトランジスタのゲート電極８及びソース・ド
レイン領域６の上には酸化膜３２が形成される。つま
り、ｐＭＯＳＦＥＴ形成領域Ｒspのゲート電極８の上に
も酸化膜３２が形成される。その結果、ＲＴＡ処理時に
おけるｐＭＯＳトランジスタのゲート電極８中のｐ型不
純物（ボロン）のアウトディフュージョンを抑制すると
ともに、この後のプリアモルファス形成時のイオン注入
によってもＡｓの突き抜けが生じないという第２の実施
形態と同様の効果が得られる。
（ａ）に示す工程において、Ｏ2 プラズマによるアッシ
ングを行なった後、さらに硫酸過水（硫酸＋過酸化水素
＋水）によって洗浄することによりレジストマスク２４
を除去する。その際、Ｏ2 プラズマによるアッシングを
行なうことにより、ＴＥＯＳマスク１０ａによって覆わ
れていない部分、つまりシリサイド形成領域Ｒsi内にお
けるＭＯＳトランジスタのゲート電極８及びソース・ド
レイン領域６の上には酸化膜３２が形成される。つま
り、ｐＭＯＳＦＥＴ形成領域Ｒspのゲート電極８の上に
も酸化膜３２が形成される。その結果、ＲＴＡ処理時に
おけるｐＭＯＳトランジスタのゲート電極８中のｐ型不
純物（ボロン）のアウトディフュージョンを抑制すると
ともに、この後のプリアモルファス形成時のイオン注入
によってもＡｓの突き抜けが生じないという第２の実施
形態と同様の効果が得られる。
【００７５】その際、アッシングの温度は１５０〜３０
０℃の範囲である。
０℃の範囲である。
【００７６】次に、図９（ｂ）に示す工程において、ゲ
ート電極８及び高濃度ソース・ドレイン領域６の表面部
をシリサイド化しやすくするために、シリサイド化領域
Ｒsiにおけるゲート電極８及び高濃度ソース・ドレイン
領域６の表面部のプリアモルファス化のためのイオン注
入を行う。すなわち、ＴＥＯＳマスク１０ａを注入マス
クとして用いて、ゲート電極８及び高濃度ソース・ドレ
イン領域６にヒ素イオン（Ａｓ+ ）を、ドーズ量が約５
×１０15ｃｍ-2，注入エネルギーが約２０ｋｅＶの条件
で注入する。これにより、ゲート電極８及び高濃度ソー
ス・ドレイン領域６の表面付近の領域がアモルファス化
されてシリサイドが形成されやすくなる。なお、この時
のイオン注入におけるドーズ量はポリシリコン膜やソー
ス・ドレイン領域にイオン注入する際のドーズ量に比べ
て極めて小さいので、ポリシリコン膜やソース・ドレイ
ン領域に注入された不純物による導電性を損なわせるこ
とはない。
ート電極８及び高濃度ソース・ドレイン領域６の表面部
をシリサイド化しやすくするために、シリサイド化領域
Ｒsiにおけるゲート電極８及び高濃度ソース・ドレイン
領域６の表面部のプリアモルファス化のためのイオン注
入を行う。すなわち、ＴＥＯＳマスク１０ａを注入マス
クとして用いて、ゲート電極８及び高濃度ソース・ドレ
イン領域６にヒ素イオン（Ａｓ+ ）を、ドーズ量が約５
×１０15ｃｍ-2，注入エネルギーが約２０ｋｅＶの条件
で注入する。これにより、ゲート電極８及び高濃度ソー
ス・ドレイン領域６の表面付近の領域がアモルファス化
されてシリサイドが形成されやすくなる。なお、この時
のイオン注入におけるドーズ量はポリシリコン膜やソー
ス・ドレイン領域にイオン注入する際のドーズ量に比べ
て極めて小さいので、ポリシリコン膜やソース・ドレイ
ン領域に注入された不純物による導電性を損なわせるこ
とはない。
【００７７】また、この時注入されるイオン種はシリサ
イド化しようとする領域をアモルファス化する機能を有
するものであれば十分なので、Ａｓ+ だけでなく例えば
Ｇｅ+ などの比較的大きな原子のイオンを用いてイオン
注入を行なってもよい。
イド化しようとする領域をアモルファス化する機能を有
するものであれば十分なので、Ａｓ+ だけでなく例えば
Ｇｅ+ などの比較的大きな原子のイオンを用いてイオン
注入を行なってもよい。
【００７８】次に、図９（ｃ）に示す工程で、基板の全
面上に厚みが５０ｎｍのチタン（又はコバルト膜）から
なる金属膜を堆積する。このとき、チタン（又はコバル
ト）をターゲットに用いたスパッタリング法を用いてい
る。
面上に厚みが５０ｎｍのチタン（又はコバルト膜）から
なる金属膜を堆積する。このとき、チタン（又はコバル
ト）をターゲットに用いたスパッタリング法を用いてい
る。
【００７９】次に、６５０℃，３０分間の条件で熱処理
を行なって、チタン（またはコバルト）とゲート電極８
を構成するポリシリコン及び高濃度ソース・ドレイン領
域６を構成する単結晶シリコンとを反応させることによ
り、ゲート電極８及び高濃度ソース・ドレイン領域６の
うちの表面部分をシリサイド化してチタンシリサイド膜
１１ａ，１１ｂを形成する。そして、未反応の金属膜を
除去する。
を行なって、チタン（またはコバルト）とゲート電極８
を構成するポリシリコン及び高濃度ソース・ドレイン領
域６を構成する単結晶シリコンとを反応させることによ
り、ゲート電極８及び高濃度ソース・ドレイン領域６の
うちの表面部分をシリサイド化してチタンシリサイド膜
１１ａ，１１ｂを形成する。そして、未反応の金属膜を
除去する。
【００８０】この後の工程は第１の実施形態において説
明したとおりであり、ＴＥＯＳマスク１０ａを除去する
と、シリサイド化領域Ｒsiにおいては、表面部がシリサ
イド化されたゲート電極８及び高濃度ソース・ドレイン
領域６を有するｎチャネル型ＭＯＳトランジスタ及びｐ
チャネル型ＭＯＳトランジスタが形成され、非シリサイ
ド化領域Ｒnsi においては、シリサイド化されていない
ゲート電極８及び高濃度ソース・ドレイン領域６を有す
る高耐圧ｎチャネル型ＭＯＳトランジスタ及び高耐圧ｐ
チャネル型ＭＯＳトランジスタと、シリサイド化されて
いない抵抗体膜１３を有する抵抗素子とが形成される。
明したとおりであり、ＴＥＯＳマスク１０ａを除去する
と、シリサイド化領域Ｒsiにおいては、表面部がシリサ
イド化されたゲート電極８及び高濃度ソース・ドレイン
領域６を有するｎチャネル型ＭＯＳトランジスタ及びｐ
チャネル型ＭＯＳトランジスタが形成され、非シリサイ
ド化領域Ｒnsi においては、シリサイド化されていない
ゲート電極８及び高濃度ソース・ドレイン領域６を有す
る高耐圧ｎチャネル型ＭＯＳトランジスタ及び高耐圧ｐ
チャネル型ＭＯＳトランジスタと、シリサイド化されて
いない抵抗体膜１３を有する抵抗素子とが形成される。
【００８１】本実施形態においても、第１回目のＲＴＡ
処理と第２回目のＲＴＡ処理とを酸素を含む雰囲気下で
行なうことにより、第２の実施形態と同様の効果を発揮
することができる。加えて、本実施形態においては、レ
ジストマスク２４をＯ2 プラズマによるアッシングによ
って除去する際に、ゲート電極８上に酸化膜３２を形成
しているので、ＲＴＡ処理のような高温処理を行なわず
に済み、ＭＯＳトランジスタの特性に対する悪影響を確
実に回避できるという利点がある。
処理と第２回目のＲＴＡ処理とを酸素を含む雰囲気下で
行なうことにより、第２の実施形態と同様の効果を発揮
することができる。加えて、本実施形態においては、レ
ジストマスク２４をＯ2 プラズマによるアッシングによ
って除去する際に、ゲート電極８上に酸化膜３２を形成
しているので、ＲＴＡ処理のような高温処理を行なわず
に済み、ＭＯＳトランジスタの特性に対する悪影響を確
実に回避できるという利点がある。
【００８２】なお、抵抗体膜１３及びｐ型ＭＯＳトラン
ジスタのゲート電極８に注入されたｐ型不純物を活性化
するために、図９（ａ）に示す酸化膜３２が形成されて
から第２回目のＲＴＡ処理を行なう。その場合にも、本
実施形態においては、このＲＴＡ処理の条件とは無関係
の条件で最適な厚みを有する酸化膜３２を形成できると
いう利点がある。
ジスタのゲート電極８に注入されたｐ型不純物を活性化
するために、図９（ａ）に示す酸化膜３２が形成されて
から第２回目のＲＴＡ処理を行なう。その場合にも、本
実施形態においては、このＲＴＡ処理の条件とは無関係
の条件で最適な厚みを有する酸化膜３２を形成できると
いう利点がある。
【００８３】なお、ソース・ドレインの不純物を活性化
するためのＲＴＡは、層間絶縁膜を形成してからでもよ
い。
するためのＲＴＡは、層間絶縁膜を形成してからでもよ
い。
【００８４】（第３の実施形態の変形形態） 上記第３の実施形態においては、レジストマスク２４を
除去しながら酸化膜を形成するために、まず、Ｏ2 プラ
ズマによるアッシング（プラズマ酸化）を行なってから
硫酸過水（硫酸＋過酸化水素＋水）による洗浄を行なっ
たが、この手順を逆にしてもよい。すなわち、硫酸過水
（硫酸＋過酸化水素＋水）による洗浄を行なうことによ
り、レジストマスク２４を除去した後、Ｏ2 プラズマ処
理によってゲート電極８や高濃度ソース・ドレイン領域
６の上に酸化膜３２を形成する（プラズマ酸化）ことが
できる。その後、第２回目のＲＴＡを行なえば不純物の
アウトディフュージョンやプリアモルファス化のための
イオンの突き抜けを抑制することができ、上記第３の実
施形態と同様の効果を発揮することができる。
除去しながら酸化膜を形成するために、まず、Ｏ2 プラ
ズマによるアッシング（プラズマ酸化）を行なってから
硫酸過水（硫酸＋過酸化水素＋水）による洗浄を行なっ
たが、この手順を逆にしてもよい。すなわち、硫酸過水
（硫酸＋過酸化水素＋水）による洗浄を行なうことによ
り、レジストマスク２４を除去した後、Ｏ2 プラズマ処
理によってゲート電極８や高濃度ソース・ドレイン領域
６の上に酸化膜３２を形成する（プラズマ酸化）ことが
できる。その後、第２回目のＲＴＡを行なえば不純物の
アウトディフュージョンやプリアモルファス化のための
イオンの突き抜けを抑制することができ、上記第３の実
施形態と同様の効果を発揮することができる。
【００８５】（その他の実施形態） 上記各実施形態においては、非シリサイド化領域Ｒnsi
には、高耐圧ＭＯＳトランジスタが設けられているが、
本発明はかかる実施形態に限定されるものではない。す
なわち、非シリサイド化領域に抵抗素子のみが配置され
ている場合にも適用することができる。また、本発明
は、シリサイド化領域Ｒsi又は非シリサイド化領域Ｒns
i に容量素子の電極（上部電極）が配置されるものにも
適用することができる。
には、高耐圧ＭＯＳトランジスタが設けられているが、
本発明はかかる実施形態に限定されるものではない。す
なわち、非シリサイド化領域に抵抗素子のみが配置され
ている場合にも適用することができる。また、本発明
は、シリサイド化領域Ｒsi又は非シリサイド化領域Ｒns
i に容量素子の電極（上部電極）が配置されるものにも
適用することができる。
【００８６】
【発明の効果】本発明の半導体装置の製造方法による
と、シリサイド化領域と非シリサイド化領域とを有する
半導体装置の製造方法において、ポリシリコン膜の一部
に抵抗値低減用のｎ型不純物イオンを注入した後、第１
回目の熱処理を行なった後、ポリシリコン膜の他部に抵
抗値低減用のｐ型不純物イオンを注入し、その後、ポリ
シリコン膜をパターニングしてから、非シリサイド化領
域をシリサイド化用マスクで覆った状態で、第２回目の
熱処理を行なって、シリサイド化促進用の不純物イオン
の注入，シリサイド化を行なうようにしているので、工
程を増やすことなく、ゲート電極などの部材の上端部に
おけるサイドエッチのない、非シリサイド化領域に配置
されるポリシリコン部材の抵抗値のばらつきの小さい半
導体装置を形成することができる。
と、シリサイド化領域と非シリサイド化領域とを有する
半導体装置の製造方法において、ポリシリコン膜の一部
に抵抗値低減用のｎ型不純物イオンを注入した後、第１
回目の熱処理を行なった後、ポリシリコン膜の他部に抵
抗値低減用のｐ型不純物イオンを注入し、その後、ポリ
シリコン膜をパターニングしてから、非シリサイド化領
域をシリサイド化用マスクで覆った状態で、第２回目の
熱処理を行なって、シリサイド化促進用の不純物イオン
の注入，シリサイド化を行なうようにしているので、工
程を増やすことなく、ゲート電極などの部材の上端部に
おけるサイドエッチのない、非シリサイド化領域に配置
されるポリシリコン部材の抵抗値のばらつきの小さい半
導体装置を形成することができる。
【００８７】特に、第１回目，第２回目の熱処理を酸素
を含む雰囲気下において行なうことにより、ポリシリコ
ン膜やゲート電極などの上に酸化膜を形成し、熱処理中
における不純物のアウトディフュージョンを抑制するこ
とができる。
を含む雰囲気下において行なうことにより、ポリシリコ
ン膜やゲート電極などの上に酸化膜を形成し、熱処理中
における不純物のアウトディフュージョンを抑制するこ
とができる。
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態の
半導体装置の製造工程を示す断面図である。
半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態に
係る半導体装置の製造工程のうち前半部分を示す断面図
である。
係る半導体装置の製造工程のうち前半部分を示す断面図
である。
【図３】（ａ），（ｂ）は、本発明の第２の実施形態に
係る半導体装置の製造工程のうち中間部分を示す断面図
である。及び
係る半導体装置の製造工程のうち中間部分を示す断面図
である。及び
【図４】（ａ）〜（ｃ）は、本発明の第２の実施形態に
係る半導体装置の製造工程のうち後半部分を示す断面図
である。
係る半導体装置の製造工程のうち後半部分を示す断面図
である。
【図５】（ａ）〜（ｃ）は、酸素を含む雰囲気下におけ
るＲＴＡ処理の効果を確認するために、３種類の条件で
ＲＴＡ処理が施されたサンプルの上面のＳＥＭ像を複写
した図である。
るＲＴＡ処理の効果を確認するために、３種類の条件で
ＲＴＡ処理が施されたサンプルの上面のＳＥＭ像を複写
した図である。
【図６】ＲＴＡ処理の際のＯ2 分圧に対するｎチャネル
型ＭＯＳトランジスタのしきい値電圧の変化と、ｐチャ
ネル型ＭＯＳトランジスタのソース・ドレイン領域の不
純物濃度の低下に起因するドレイン電流の低下とを示す
図である。
型ＭＯＳトランジスタのしきい値電圧の変化と、ｐチャ
ネル型ＭＯＳトランジスタのソース・ドレイン領域の不
純物濃度の低下に起因するドレイン電流の低下とを示す
図である。
【図７】ＲＴＡ処理の際のＯ2 分圧に対するポリシリコ
ン層の空孔の発生による抵抗値のばらつきとポリシリコ
ン層上の酸化膜の除去不足に起因する抵抗値のばらつき
とを示す図である。
ン層の空孔の発生による抵抗値のばらつきとポリシリコ
ン層上の酸化膜の除去不足に起因する抵抗値のばらつき
とを示す図である。
【図８】（ａ），（ｂ）は、本発明の第３の実施形態に
係る半導体装置の製造工程のうち中間部分を示す断面図
である。
係る半導体装置の製造工程のうち中間部分を示す断面図
である。
【図９】（ａ）〜（ｃ）は、本発明の第３の実施形態に
係る半導体装置の製造工程のうち後半部分を示す断面図
である。
係る半導体装置の製造工程のうち後半部分を示す断面図
である。
１ Ｓｉ基板 ２ 素子分離用絶縁膜 ３ ウエル領域 ５ ＬＤＤ領域 ６ 高濃度ソース・ドレイン領域 ７ ゲート酸化膜 ８ ゲート電極 ９ サイドウォール １０ ＴＥＯＳ膜 １１ シリサイド層 １２ ポリシリコン膜 １３ 抵抗体膜 Ｒsi シリサイド化領域 Ｒnsi 非シリサイド化領域 Ｒsn ｎＭＯＳＦＥＴ形成領域 Ｒsp ｐＭＯＳＦＥＴ形成領域 Ｒnn 高耐圧ｎＭＯＳＦＥＴ形成領域 Ｒnp 高耐圧ｐＭＯＳＦＥＴ形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/088 (56)参考文献 特開 平６−310666（ＪＰ，Ａ) 特開 平５−226593（ＪＰ，Ａ) 特開 平10−303316（ＪＰ，Ａ) 特開 平11−102970（ＪＰ，Ａ) 特開 平６−77474（ＪＰ，Ａ) 特開 平５−90417（ＪＰ，Ａ) 特開 平６−275788（ＪＰ，Ａ) 特開 平５−335503（ＪＰ，Ａ) 特開 平７−122649（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/822 H01L 27/04 H01L 27/088
Claims (8)
- 【請求項１】 ゲート電極及び高濃度ソース・ドレイン
領域の上部がシリサイド化されているＭＯＳトランジス
タが配置されるシリサイド化領域と、上部がシリサイド
化されていないポリシリコン部材を有する素子が配置さ
れる非シリサイド化領域とを有する半導体装置の製造方
法であって、 半導体基板の上にゲート絶縁膜及びポリシリコン膜を形
成する工程（ａ）と、ｎ型不純物注入領域を開口したマ
スクを用いて、上記ポリシリコン膜の一部に抵抗値低減
用のｎ型不純物イオンを注入する工程（ｂ）と、 上記ｎ型不純物を活性化するための第１回目の熱処理を
酸素を含む雰囲気下において行なう工程（ｃ）と、 上記工程（ｃ）の後に、ｐ型不純物注入領域を開口した
マスクを用いて、上記ポリシリコン膜の他部に抵抗値低
減用のｐ型不純物イオンを注入する工程（ｄ）と、 上記工程（ｄ）の後に、上記ｐ型不純物を活性化するた
めの熱処理が行わわれていない状態で、上記ポリシリコ
ン膜をパターニングして、シリサイド化領域には上記Ｍ
ＯＳトランジスタのゲート電極を、上記非シリサイド化
領域には上記ポリシリコン部材を形成する工程（ｅ）
と、 上記工程（ｅ）の後に、上記ＭＯＳトランジスタの高濃
度ソース・ドレイン領域形成のための不純物イオンの注
入を行なう工程（ｆ）と、 上記工程（ｆ）の後に、基板上に絶縁膜を形成する工程
（ｇ）と、 上記絶縁膜の上に選択エッチ用マスクを形成する工程
（ｈ）と、 上記選択エッチ用マスクを用いて上記絶縁膜をパターニ
ングすることにより、上記非シリサイド化領域を覆い上
記シリサイド化領域の上を開口したシリサイド用マスク
を形成する工程（ｉ）と、 上記工程（ｉ）の後に、上記ｐ型不純物を活性化するた
めの第２回目の熱処理を行なう工程（ｊ）と、 上記工程（ｊ）の後に、上記シリサイド化領域のＭＯＳ
トランジスタのゲート電極及び高濃度ソース・ドレイン
領域にシリサイド化促進用の不純物イオンを注入する工
程（ｋ）と、 上記工程（ｋ）の後に、上記シリサイド化領域のＭＯＳ
トランジスタのゲート電極及び高濃度ソース・ドレイン
領域の上部をシリサイド化する工程（ｌ）とを備えてい
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記第１回目の熱処理における酸素を含む雰囲気中にお
ける酸素の分圧は、５〜３０％であることを特徴とする
半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 上記第２回目の熱処理は酸素を含む雰囲気下において行
なわれることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記第２回目の熱処理における酸素を含む雰囲気中にお
ける酸素の分圧は、５〜３０％であることを特徴とする
半導体装置の製造方法。 - 【請求項５】 請求項１又は２記載の半導体装置の製造
方法において、 上記工程（ｈ）においては、上記選択エッチ用マスクを
レジスト膜により形成しておき、 上記工程（ｉ）の後で上記工程（ｊ）の前に、酸素プラ
ズマによるアッシングにより、上記シリサイド化領域の
ゲート電極及び高濃度ソース・ドレイン領域の表面部に
酸化膜を形成する工程をさらに備え、 上記工程（ｊ）では、上記ゲート電極上に上記酸化膜が
形成された状態で、上記第２回目の熱処理を行なうこと
を特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１又は２記載の半導体装置の製造
方法において、 上記工程（ｈ）においては、上記選択エッチ用マスクを
レジスト膜により形成しておき、 上記工程（ｉ）の後で上記工程（ｊ）の前に、硫酸及び
過酸化水素の水溶液によって上記レジスト膜を除去した
後、プラズマ酸化によって上記シリサイド化領域のゲー
ト電極及び高濃度ソース・ドレイン領域の表面部に酸化
膜を形成する工程をさらに備え、 上記工程（ｊ）では、上記ゲート電極上に上記酸化膜が
形成された状態で、上記第２回目の熱処理を行なうこと
を特徴とする半導体装置の製造方法。 - 【請求項７】 ゲート電極及び高濃度ソース・ドレイン
領域の上部がシリサイド化されているＭＯＳトランジス
タが配置されるシリサイド化領域と、上部がシリサイド
化されていないポリシリコン部材を有する素子が配置さ
れる非シリサイド化領域とを有する半導体装置の製造方
法であって、 半導体基板の上にゲート絶縁膜及びポリシリコン膜を形
成する工程（ａ）と、ｎ型不純物注入領域を開口したマ
スクを用いて、上記ポリシリコン膜の一部に抵抗値低減
用のｎ型不純物イオンを注入する工程（ｂ）と、 上記ｎ型不純物を活性化するための第１回目の熱処理を
酸素を含む雰囲気下において行なう工程（ｃ）と、 上記工程（ｃ）の後に、ｐ型不純物注入領域を開口した
マスクを用いて、上記ポリシリコン膜の他部に抵抗値低
減用のｐ型不純物イオンを注入する工程（ｄ）と、 上記工程（ｄ）の後に、上記ｐ型不純物を活性化するた
めの熱処理は行わないで、上記ポリシリコン膜をパター
ニングして、シリサイド化領域には上記ＭＯＳトランジ
スタのゲート電極を、上記非シリサイド化領域には上記
ポリシリコン部材を形成する工程（ｅ）と、 上記工程（ｅ）の後に、上記ＭＯＳトランジスタの高濃
度ソース・ドレイン領域形成のための不純物イオンの注
入を行なう工程（ｆ）と、 上記工程（ｆ）の後に、基板上に絶縁膜を形成する工程
（ｇ）と、 上記工程（ｇ）の後に、上記ｐ型不純物を活性化するた
めの第２回目の熱処理を行なう工程（ｈ）と、 上記工程（ｈ）の後に、上記絶縁膜の上に選択エッチ用
マスクを形成する工程（ｉ）と、 上記選択エッチ用マスクを用いて上記絶縁膜をパターニ
ングすることにより、上記非シリサイド化領域を覆い上
記シリサイド化領域の上を開口したシリサイド用マスク
を形成する工程（ｊ）と、 上記工程（ｊ）の後に、上記シリサイド化領域のＭＯＳ
トランジスタのゲート電極及び高濃度ソース・ドレイン
領域にシリサイド化促進用の不純物イオンを注入する工
程（ｋ）と、 上記工程（ｋ）の後に、上記シリサイド化領域のＭＯＳ
トランジスタのゲート電極及び高濃度ソース・ドレイン
領域の上部をシリサイド化する工程（ｌ）とを備えてい
ることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｅ）では、非シリサイド化領域の素子のポリ
シリコン部材として、抵抗素子の抵抗体膜及び高耐圧ト
ランジスタのゲート電極のうち少なくともいずれか一方
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000108914A JP3348070B2 (ja) | 1999-04-21 | 2000-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11354199 | 1999-04-21 | ||
| JP11-113541 | 1999-04-21 | ||
| JP2000108914A JP3348070B2 (ja) | 1999-04-21 | 2000-04-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007220A JP2001007220A (ja) | 2001-01-12 |
| JP3348070B2 true JP3348070B2 (ja) | 2002-11-20 |
Family
ID=26452488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000108914A Expired - Fee Related JP3348070B2 (ja) | 1999-04-21 | 2000-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348070B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4982921B2 (ja) | 2001-03-05 | 2012-07-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4845299B2 (ja) | 2001-03-09 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4112330B2 (ja) | 2002-10-02 | 2008-07-02 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4108444B2 (ja) | 2002-10-31 | 2008-06-25 | 富士通株式会社 | 半導体装置の製造方法 |
| KR100950890B1 (ko) | 2003-01-21 | 2010-04-06 | 매그나칩 반도체 유한회사 | 반도체소자의 살리사이드 형성방법 |
| JPWO2004112139A1 (ja) | 2003-06-10 | 2006-09-28 | 富士通株式会社 | 半導体装置とその製造方法 |
| US7759254B2 (en) | 2003-08-25 | 2010-07-20 | Panasonic Corporation | Method for forming impurity-introduced layer, method for cleaning object to be processed apparatus for introducing impurity and method for producing device |
| JP4546054B2 (ja) * | 2003-08-29 | 2010-09-15 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP2006040947A (ja) | 2004-07-22 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100684870B1 (ko) * | 2004-12-07 | 2007-02-20 | 삼성전자주식회사 | 씨모스 이미지 센서 및 그 형성 방법 |
| JP2006216857A (ja) * | 2005-02-04 | 2006-08-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100720484B1 (ko) * | 2005-12-16 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구조 및 그 제조 방법 |
| JP5022614B2 (ja) * | 2006-03-20 | 2012-09-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2008098504A (ja) * | 2006-10-13 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP5096055B2 (ja) * | 2007-07-02 | 2012-12-12 | ローム株式会社 | Ｃｍｏｓ型半導体集積回路の製造方法 |
| JP5203905B2 (ja) * | 2008-12-02 | 2013-06-05 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP4540735B2 (ja) * | 2009-03-31 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR101028800B1 (ko) * | 2009-05-08 | 2011-04-12 | 주식회사 하이닉스반도체 | 듀얼 게이트 불순물 도핑방법 및 이를 이용한 듀얼 게이트 형성방법 |
| JP5524662B2 (ja) * | 2010-03-17 | 2014-06-18 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2012004372A (ja) * | 2010-06-17 | 2012-01-05 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2012204807A (ja) * | 2011-03-28 | 2012-10-22 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
| JP2011176348A (ja) * | 2011-04-25 | 2011-09-08 | Renesas Electronics Corp | 半導体装置 |
| JP5737202B2 (ja) * | 2012-01-30 | 2015-06-17 | 信越半導体株式会社 | 半導体素子、及びその形成方法 |
| JP5855966B2 (ja) * | 2012-02-08 | 2016-02-09 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP5582154B2 (ja) * | 2012-02-22 | 2014-09-03 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5602917B2 (ja) * | 2013-08-19 | 2014-10-08 | 大日本スクリーン製造株式会社 | 基板処理方法および基板処理装置 |
| JP7267786B2 (ja) * | 2019-03-13 | 2023-05-02 | エイブリック株式会社 | 半導体装置の製造方法 |
| CN112908838A (zh) * | 2019-11-19 | 2021-06-04 | 长鑫存储技术有限公司 | 改善热处理腔室污染的方法 |
-
2000
- 2000-04-11 JP JP2000108914A patent/JP3348070B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001007220A (ja) | 2001-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100906 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110906 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120906 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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