JPS63243888A - 布線検査装置 - Google Patents
布線検査装置Info
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- JPS63243888A JPS63243888A JP62078557A JP7855787A JPS63243888A JP S63243888 A JPS63243888 A JP S63243888A JP 62078557 A JP62078557 A JP 62078557A JP 7855787 A JP7855787 A JP 7855787A JP S63243888 A JPS63243888 A JP S63243888A
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Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の構成]
(産業上の利用分野)
本発明は、複数の導電パターンを形成してなるプリント
配線板等の布線の電気接続状態を検査する布線検査装置
に関する。
配線板等の布線の電気接続状態を検査する布線検査装置
に関する。
(従来の技術)
この種の布線検査装置の検査方法は次のとおりである。
すなわち、例えばプリント配線板のあるil導電パター
ン短絡(ショート)、断#I(オープン)を検査しよう
とする場合、当該導電パターンの適宜の2点間に電源を
接続し、この2点間の導通/非導通を調べる。ここで、
導通のときには正常であると判定し、非導通のときには
異常つまり断線であると判定する。また、短絡検査は次
のようにして行う。すなわち、本来は電気的接続がなさ
れない2以上の導電パターンそれぞれの適宜の位置に電
源を接続して、この2点間の導通/非導通を調べる。こ
こで、非導通のときには正常であると判定し、4通のと
きには異常つまり短絡であると判定する。
ン短絡(ショート)、断#I(オープン)を検査しよう
とする場合、当該導電パターンの適宜の2点間に電源を
接続し、この2点間の導通/非導通を調べる。ここで、
導通のときには正常であると判定し、非導通のときには
異常つまり断線であると判定する。また、短絡検査は次
のようにして行う。すなわち、本来は電気的接続がなさ
れない2以上の導電パターンそれぞれの適宜の位置に電
源を接続して、この2点間の導通/非導通を調べる。こ
こで、非導通のときには正常であると判定し、4通のと
きには異常つまり短絡であると判定する。
このような方法を実施する装置構成としては次のような
構成となっている。すなわち、上述した検査方法を多数
のパターンに対して行うために、コンピュータやシーケ
ンコントローラ等に用いるマイクロプロセッサと、被検
査対象プリント13(fQの複数の導電パターンを接続
データとして記憶するメモリとを用い、このメモリから
接続データを1つ1ずつ呼出しては、このデータにより
1つの導電パターンの適宜の2点間や2以上の導電パタ
ーンのそれぞれ適宜の2点間に、導通用の接触子である
プローブビンによりN源を接続し、且つその導通/非導
通をチェックするようにしている。
構成となっている。すなわち、上述した検査方法を多数
のパターンに対して行うために、コンピュータやシーケ
ンコントローラ等に用いるマイクロプロセッサと、被検
査対象プリント13(fQの複数の導電パターンを接続
データとして記憶するメモリとを用い、このメモリから
接続データを1つ1ずつ呼出しては、このデータにより
1つの導電パターンの適宜の2点間や2以上の導電パタ
ーンのそれぞれ適宜の2点間に、導通用の接触子である
プローブビンによりN源を接続し、且つその導通/非導
通をチェックするようにしている。
このような構成では、1つの基準導電パターンとこれを
除く多数の導電パターンとの相互間に対して電源を接続
する必要があり、また、短絡検査で(ま非導通が正常を
示し、また断線検査では導通が正常を示しているもので
、これは相反する事項であるので、この判断についても
信号処理する必要がある。このため、短絡検査時には短
絡検査用接続データをメモリに記憶し、短絡検査を実行
し、これが終了したら断線検査用接続データをメモリに
記憶して、断線検査を実行するという、2段階の工程を
必要とし、この種の検査装置に要求されろ自動且つ高速
性に反するものであり、問題であった。
除く多数の導電パターンとの相互間に対して電源を接続
する必要があり、また、短絡検査で(ま非導通が正常を
示し、また断線検査では導通が正常を示しているもので
、これは相反する事項であるので、この判断についても
信号処理する必要がある。このため、短絡検査時には短
絡検査用接続データをメモリに記憶し、短絡検査を実行
し、これが終了したら断線検査用接続データをメモリに
記憶して、断線検査を実行するという、2段階の工程を
必要とし、この種の検査装置に要求されろ自動且つ高速
性に反するものであり、問題であった。
(発明が解決しようとする問題点)
このように従来の技術によれば、短絡検査と所の検査と
を行うには、2段階の工程を必要とし、この種の検査装
置に要求される自動且つ高速性に反するものであり、問
題であった。
を行うには、2段階の工程を必要とし、この種の検査装
置に要求される自動且つ高速性に反するものであり、問
題であった。
そこで本発明の目的とするところは、自動且つ高速にて
短絡検査と断線検査とを行うことができるようにした布
線検査装置を提供することにある。
短絡検査と断線検査とを行うことができるようにした布
線検査装置を提供することにある。
[発明のIli]
(問題点を解決するための手段)
本発明は上記問題点を解決し且つ目的を達成するために
次のような手段を講じた構成としている。すなわち、本
発明は、複数の導電パターンを形成してなるプリント配
線板等の布線の電気接続状態を検査する布線検査装置に
おいて、駆動スイッチと検出スイッチとを直列接続する
と共にこの接続ラインを被検査対象布線の導電パターン
に電気的に接触を行う複数の検査ライン要素と、この複
数の検査ライン要素の2つ以上に電流を流してその通電
の有無により当該2つ以上の検査ライン要素間の短絡又
は断線を検出する検出手段と、前記駆動スイッチを開閉
駆動するためのデータを保持する第1のデータ保持手段
と、前記検出スイッチを開閉駆動するためのデータを保
持する第2のデータ保持手段と、前記検出スイッチを開
閉駆動するためのデータを保持する第3のデータ保持手
段と、被検査対象布線の複数の導電パターンをアドレス
毎に接続データとして記憶する検査データ記憶手段と、
この検査データ記憶手段からの接続データを逐次前記第
1のデータ保持手段と前記第2のデータ保持手段とに与
えて短絡検査を実行させると共に前記検査データ記憶手
段からの接続データを前記第2のデータ保持手段に与え
この第3のデータ保持手段から前記検査スイッチに対し
て反転動作するようにして与えて断線検査を実行させる
演算手段・とを具備した構成としている。
次のような手段を講じた構成としている。すなわち、本
発明は、複数の導電パターンを形成してなるプリント配
線板等の布線の電気接続状態を検査する布線検査装置に
おいて、駆動スイッチと検出スイッチとを直列接続する
と共にこの接続ラインを被検査対象布線の導電パターン
に電気的に接触を行う複数の検査ライン要素と、この複
数の検査ライン要素の2つ以上に電流を流してその通電
の有無により当該2つ以上の検査ライン要素間の短絡又
は断線を検出する検出手段と、前記駆動スイッチを開閉
駆動するためのデータを保持する第1のデータ保持手段
と、前記検出スイッチを開閉駆動するためのデータを保
持する第2のデータ保持手段と、前記検出スイッチを開
閉駆動するためのデータを保持する第3のデータ保持手
段と、被検査対象布線の複数の導電パターンをアドレス
毎に接続データとして記憶する検査データ記憶手段と、
この検査データ記憶手段からの接続データを逐次前記第
1のデータ保持手段と前記第2のデータ保持手段とに与
えて短絡検査を実行させると共に前記検査データ記憶手
段からの接続データを前記第2のデータ保持手段に与え
この第3のデータ保持手段から前記検査スイッチに対し
て反転動作するようにして与えて断線検査を実行させる
演算手段・とを具備した構成としている。
(作用)
このような構成によれば、第1.第2のデータ保持手段
に保持された接続データを用いて検査ライン要素を駆動
して短絡検査を実行でき、引続き第3のデータ保持手段
に保持された接続データを反転して用いて検査ライン要
素を駆動することにより断線検査を実行できるようにな
る。
に保持された接続データを用いて検査ライン要素を駆動
して短絡検査を実行でき、引続き第3のデータ保持手段
に保持された接続データを反転して用いて検査ライン要
素を駆動することにより断線検査を実行できるようにな
る。
(実施例)
以下本発明にかかる布線検査装置の一実施例の構成を第
1図を参照して説明する。
1図を参照して説明する。
第1図において、マイクロプロセッサM P Uは、図
示しないROMに書込まれている制御プログラムを読出
してその制till内容を実行することにより、本装置
の動作を行うものである。
示しないROMに書込まれている制御プログラムを読出
してその制till内容を実行することにより、本装置
の動作を行うものである。
RAM1には、被検査プリント基板の1!電パターンを
示す接続データが例えば第2図に示すようなテーブル形
式にて格納されている。このRAM1からの接続データ
の読出しは、マイクロプロセッサMPUからのリード信
号RDによりなされ、そしてデータバスDBに出力する
ようになっている。尚、リード信号RDは、RAM1の
割付は番地のみがアクセスされた時のみ出力するように
なっている。
示す接続データが例えば第2図に示すようなテーブル形
式にて格納されている。このRAM1からの接続データ
の読出しは、マイクロプロセッサMPUからのリード信
号RDによりなされ、そしてデータバスDBに出力する
ようになっている。尚、リード信号RDは、RAM1の
割付は番地のみがアクセスされた時のみ出力するように
なっている。
ドライブ点選択信号DVがHレベルのときは、リード信
@RDはアンド回路2を通してドライブ用アドレッサブ
ルラッチD7にも入力され、つまりRAMIの接続デー
タはドライブ用アドレッサブルラッチD7に保持される
。また、センス除外用アドレッサブルラッチXS9にも
アンド回路4゜オア回路5.アンド回路6を通してリー
ド信号RDが入力されているので、RAM1の接続デー
タはセンス除外用アドレッサブルラッチXS9に保持さ
れる。
@RDはアンド回路2を通してドライブ用アドレッサブ
ルラッチD7にも入力され、つまりRAMIの接続デー
タはドライブ用アドレッサブルラッチD7に保持される
。また、センス除外用アドレッサブルラッチXS9にも
アンド回路4゜オア回路5.アンド回路6を通してリー
ド信号RDが入力されているので、RAM1の接続デー
タはセンス除外用アドレッサブルラッチXS9に保持さ
れる。
センス点選択信号SSがHレベルのときは、ア、ンド回
路3を通してセンス用アドレッサブルラッチD7.88
にRAM1の接続データが保持される。さらに、センス
除外点選択信@xSSがHレベルのときは、センス除外
アドレッサブルラッチXS9にのみRAMIの接続デー
タが保持される。
路3を通してセンス用アドレッサブルラッチD7.88
にRAM1の接続データが保持される。さらに、センス
除外点選択信@xSSがHレベルのときは、センス除外
アドレッサブルラッチXS9にのみRAMIの接続デー
タが保持される。
ドライブラッチD7の出力は、ドライブ選択信号として
駆動部10を介してドライブスイッチD1〜D12をお
のおの駆動することになる。アドレッサブルラッチ38
.XS9は、短絡検査/断線検査切換信号SHにより切
換器11が切換られ、この場合アドレッサブルラッチX
S9からのデータは反転素子9aにより反転されて、駆
動部11を介してセンススイッチSW1〜5W12をお
のおの駆動するようになる。電流検出器15,16゜1
7は、ドライブスイッチD1〜D12と被検査プリント
基板の1mパターンとセンススイッチSW1〜5W12
とを通して流れてくる電流を検出して判定レベル以上で
あるか否かを判定する。電流検出器15,16.17の
出力は、セレクト信号SELで選択され、出力スイッチ
18,19゜20を通してオア回路21へ入力される。
駆動部10を介してドライブスイッチD1〜D12をお
のおの駆動することになる。アドレッサブルラッチ38
.XS9は、短絡検査/断線検査切換信号SHにより切
換器11が切換られ、この場合アドレッサブルラッチX
S9からのデータは反転素子9aにより反転されて、駆
動部11を介してセンススイッチSW1〜5W12をお
のおの駆動するようになる。電流検出器15,16゜1
7は、ドライブスイッチD1〜D12と被検査プリント
基板の1mパターンとセンススイッチSW1〜5W12
とを通して流れてくる電流を検出して判定レベル以上で
あるか否かを判定する。電流検出器15,16.17の
出力は、セレクト信号SELで選択され、出力スイッチ
18,19゜20を通してオア回路21へ入力される。
オア回路21の出力は、マイクロプロセッサMPUへ入
力されており、電流検出があったことをマイクロプロセ
ッサMPUへ知らせる構成となっている。
力されており、電流検出があったことをマイクロプロセ
ッサMPUへ知らせる構成となっている。
出力スイッチ18.19.20は、通常の検査では常に
オンとなっており、全ての検出系を監視している。
オンとなっており、全ての検出系を監視している。
検査点P1〜P12は、被検査対家プリント塞板の各導
電パターンのチェック点にプローブビンにて接続されて
いる。
電パターンのチェック点にプローブビンにて接続されて
いる。
定電圧電源14は、スイッチング回路に電圧を供給する
のもので、定電流12[13は過大電流を抑制するよう
に直列に挿入されている。
のもので、定電流12[13は過大電流を抑制するよう
に直列に挿入されている。
第2図はRAMI内の基準データの内容の例であり、1
0進数を16進数で表記したものである。
0進数を16進数で表記したものである。
また、FFFFの値は、スイッチング回路には物理的に
存在しない値として接続の終了を表わしている。また、
FFFFが2度連続して比視した場合は全ての検査点が
終了したことを意味している。
存在しない値として接続の終了を表わしている。また、
FFFFが2度連続して比視した場合は全ての検査点が
終了したことを意味している。
従って、第2図のデータの例は第3図に示すようなパタ
ーンとなっている。
ーンとなっている。
次に上記の如く構成された本実施例の作用を、第4図に
示す流れ図を参照して説明する。ステップS1でスター
トし、ステップS2によりアドレスADを0とし、ステ
ップ83.84にてクリヤ信号XCL、DCL、SC′
Lを出カシ、アドレスラッチD7.S8.XS9ま出力
をクリアする。
示す流れ図を参照して説明する。ステップS1でスター
トし、ステップS2によりアドレスADを0とし、ステ
ップ83.84にてクリヤ信号XCL、DCL、SC′
Lを出カシ、アドレスラッチD7.S8.XS9ま出力
をクリアする。
これにより、各スイッチング素子D1〜D12、SWI
〜5W12はオフ状態とする。
〜5W12はオフ状態とする。
また、ステップS5により短絡検査に移る。すなわち、
アドレッサブルラッチS8の出力が選択されるように信
@SHをHレベルとして切換器11を選ぶ。次にマイク
ロプロセッサMPUは、RAM1の接続データを読出し
、検査を開始するが、RAM1内のテーブルの先頭は、
必ず、ドライブ点つまりパターンの始まりであるからス
テツブS6としてドライブラッチD7にRAM1の0番
地のデータを送るようにDV−1−ルベル、5S−Lレ
ベル、X5S−Lレベルとする。ここで、ステップ$7
にてデータを読込むと、0番地の内容つまり0001の
データがアドレッサブルラッチD7.XSQ内でデコー
ドされ、ラッチされる。
アドレッサブルラッチS8の出力が選択されるように信
@SHをHレベルとして切換器11を選ぶ。次にマイク
ロプロセッサMPUは、RAM1の接続データを読出し
、検査を開始するが、RAM1内のテーブルの先頭は、
必ず、ドライブ点つまりパターンの始まりであるからス
テツブS6としてドライブラッチD7にRAM1の0番
地のデータを送るようにDV−1−ルベル、5S−Lレ
ベル、X5S−Lレベルとする。ここで、ステップ$7
にてデータを読込むと、0番地の内容つまり0001の
データがアドレッサブルラッチD7.XSQ内でデコー
ドされ、ラッチされる。
従って、検査点P1がラッチD7とXS9に記憶され、
ラッチD7の出力によりドライブスイッチD1がオン状
態になる。また、同時にプロセッサMPUはデータバス
上のデータを読込み、内部レジスタに退避すると共にス
テップS8,89にて、RAM1の0番地の内容がFF
FFでないことを確認することができる。従って、次の
検査点はPlに接続される点になるので、プロセッサM
PIJはアドレッサブルラッチS8にRAMIの番地デ
ータを送るようにして、以下ステップ$10〜816を
実行する。
ラッチD7の出力によりドライブスイッチD1がオン状
態になる。また、同時にプロセッサMPUはデータバス
上のデータを読込み、内部レジスタに退避すると共にス
テップS8,89にて、RAM1の0番地の内容がFF
FFでないことを確認することができる。従って、次の
検査点はPlに接続される点になるので、プロセッサM
PIJはアドレッサブルラッチS8にRAMIの番地デ
ータを送るようにして、以下ステップ$10〜816を
実行する。
まず、DV−Lレベル、8S−Hレベル、X5S−Lレ
ベルとする。ここで、このデータを読込むと、1番地の
内容つまり0005のデータがアドレッサブルラッチS
8.XSQ内でデコードされ、ラッチされる。従って、
検査点P5がラッチS8とXS9に新たに記憶される。
ベルとする。ここで、このデータを読込むと、1番地の
内容つまり0005のデータがアドレッサブルラッチS
8.XSQ内でデコードされ、ラッチされる。従って、
検査点P5がラッチS8とXS9に新たに記憶される。
ラッチXSQ内では、検査点P1も記憶されているから
、PI 、P5の2点が記憶状態(Hレベル)になる。
、PI 、P5の2点が記憶状態(Hレベル)になる。
アドレッサブルラッチ$8の出力は、切換器11を通し
てセンススイッチSW5をオンにするので、被検査プリ
ント基板のパターンが正常に接続されていれば、14→
13→D1→P1→プリント塁仮→P5→SW5→16
→14の経路で電流が流れ、回路が接続されていること
がわかる。
てセンススイッチSW5をオンにするので、被検査プリ
ント基板のパターンが正常に接続されていれば、14→
13→D1→P1→プリント塁仮→P5→SW5→16
→14の経路で電流が流れ、回路が接続されていること
がわかる。
この時点で仮にパターンの断線があれば、電流検出器出
力が得られないので、プロセッサ内部レジスタに記憶さ
れているPlとP5は断線していると判定できる。
力が得られないので、プロセッサ内部レジスタに記憶さ
れているPlとP5は断線していると判定できる。
また、プロセッサMPUは、1番地の内容がFFFFで
ないことを確認できるので、ステップS11にてセンス
クリアSCLを出力してアドレッサブルラッチS8の内
容をクリアするつまりSW5をオフする。
ないことを確認できるので、ステップS11にてセンス
クリアSCLを出力してアドレッサブルラッチS8の内
容をクリアするつまりSW5をオフする。
以下同様にステップ812にてアドレスADの値を2番
地、3番地、4番地と増加させてドライブ点P1の接続
されるP5 、 P8 、 pH,Pl2が接続されて
いるかを調べる。
地、3番地、4番地と増加させてドライブ点P1の接続
されるP5 、 P8 、 pH,Pl2が接続されて
いるかを調べる。
ステップ813にてアドレスADをさらに5番地にして
データを読込むと、アドレッサブルラッチS8にはFF
FFのデータが入力されるが、物理的にこのように大き
な点を存在させていないので、アドレッサブルラッチS
8の記憶内容には変化はないくすなわち、ラッチD7は
Pl、ラッチS8はなし、ラッチXS9はPI 、 P
5 、 P8 。
データを読込むと、アドレッサブルラッチS8にはFF
FFのデータが入力されるが、物理的にこのように大き
な点を存在させていないので、アドレッサブルラッチS
8の記憶内容には変化はないくすなわち、ラッチD7は
Pl、ラッチS8はなし、ラッチXS9はPI 、 P
5 、 P8 。
Pll、 Pl2がHレベルになっている。)この時点
でプロセッサMPLIはFFFFを読込み、ステップ8
14にて1つのパターンの接続検査を終了したことがわ
かるので、ステップS14にて断線検査としてアドレッ
サブルラッチXS9を選択するようにステップ817に
て切換器11を選ぶ(つまり5H−Lレベル)、ラッチ
XS9の内容は、Pl 、 P5 、P8 、 Pll
、 Pl2がHレベルであるが、その出力は反転されて
いるので、P2 、 P3 。
でプロセッサMPLIはFFFFを読込み、ステップ8
14にて1つのパターンの接続検査を終了したことがわ
かるので、ステップS14にて断線検査としてアドレッ
サブルラッチXS9を選択するようにステップ817に
て切換器11を選ぶ(つまり5H−Lレベル)、ラッチ
XS9の内容は、Pl 、 P5 、P8 、 Pll
、 Pl2がHレベルであるが、その出力は反転されて
いるので、P2 、 P3 。
P4.P6.P7.P9.Ploの各センススイッチが
一斉にオンする。そして、ステップ812にてこれより
第1パターンpi 、 ps 、 pa 、 pli。
一斉にオンする。そして、ステップ812にてこれより
第1パターンpi 、 ps 、 pa 、 pli。
Pl2が他のパターンと絶縁が取れていれば、ステップ
819にて電流検出器A115〜A317の出力により
プロセッサ入力ラインfNTはLレベルのままであり、
第1のパターンの検査が終了したことになる。
819にて電流検出器A115〜A317の出力により
プロセッサ入力ラインfNTはLレベルのままであり、
第1のパターンの検査が終了したことになる。
このように、本実施例によれば、短絡検査に引続いて断
線検査を実施することができるので、自動且つ高速に検
査を行うことができる。
線検査を実施することができるので、自動且つ高速に検
査を行うことができる。
また、検査のために必要なスイッチング回路とプロセッ
サ側とは1つの接続ケーブルでよいので、プログラムサ
イズ等の面で有利である。
サ側とは1つの接続ケーブルでよいので、プログラムサ
イズ等の面で有利である。
さらに、プロセッサMPtJのRAMデータ読込みとド
ライブ点やセンス点の書込みが同一タイミングで行うこ
とができるので無駄がない。
ライブ点やセンス点の書込みが同一タイミングで行うこ
とができるので無駄がない。
また、短絡検査でドライブ点やセンス点がセンス除外用
アドレッサブルラッチXS9に書込まれているため、断
線検査ではその反転データを使用し一度に検査を行うこ
とができるので有利である。
アドレッサブルラッチXS9に書込まれているため、断
線検査ではその反転データを使用し一度に検査を行うこ
とができるので有利である。
本発明は次の変形例がある。
第1図に示した検査点の故に限定されない。また、アド
レッサブルラッチに代えてデコーダとラッチを用いて同
一機能を得るようにしてもよい。
レッサブルラッチに代えてデコーダとラッチを用いて同
一機能を得るようにしてもよい。
さらに、接続データ記憶用としてRA Mを用いている
がROM等を用いるようにしてもよい。
がROM等を用いるようにしてもよい。
この池水発明の要旨を逸脱しない範囲で種々変形して実
施できるものである。
施できるものである。
[発明の効果]
以上のように本発明は、駆動スイッチと検出スイッチと
を直列接続すると共にこの接続ラインを被検査対象布線
の導電パターンに電気的に接触を行う複数の検査ライン
要素と、この複数の検査ライン要素の2つ以上に電流を
流してその通電の有無により当該2つ以上の検査ライン
要素間の短絡又は断線を検出する検出手段と、前記駆動
スイッチを開閉駆動するためのデータを保持する第1の
データ保持手段と、前記検出スイッチを開閉駆動するた
めのデータを保持する第2のデータ保持手段と、前記検
出スイッチを開閉駆動するためのデータを保持する第3
のデータ保持手段と、被検査対象布線の複数の導電パタ
ーンをアドレス毎に接続データとして記憶する検査デー
タ記憶手段と、この検査データ記憶手段からの接続デー
タを逐次前記第1のデータ保持手段と前記第2のデータ
保持手段とに与えて短絡検査を実行させると共に前記検
査データ記憶手段からの接続データを前記第2のデータ
保持手段に与えごの第3のデータ保持手段から前記検査
スイッチに対して反転動作するようにして与えて断線検
査を実行させる演算手段とを具備したので、第1.第2
のデータ保持手段に保持された接続データを用いて検査
ライン要素を駆動して短絡検査を実行でき、引続き第3
のデータ保持手段に保持された接続データを反転して用
いて検査ライン要素を駆動することにより断線検査を実
行できるようになり、よって、自動且つ高速にて短絡検
査と断線検査とを行うことができるようにした布線検査
装置を提供することができる。
を直列接続すると共にこの接続ラインを被検査対象布線
の導電パターンに電気的に接触を行う複数の検査ライン
要素と、この複数の検査ライン要素の2つ以上に電流を
流してその通電の有無により当該2つ以上の検査ライン
要素間の短絡又は断線を検出する検出手段と、前記駆動
スイッチを開閉駆動するためのデータを保持する第1の
データ保持手段と、前記検出スイッチを開閉駆動するた
めのデータを保持する第2のデータ保持手段と、前記検
出スイッチを開閉駆動するためのデータを保持する第3
のデータ保持手段と、被検査対象布線の複数の導電パタ
ーンをアドレス毎に接続データとして記憶する検査デー
タ記憶手段と、この検査データ記憶手段からの接続デー
タを逐次前記第1のデータ保持手段と前記第2のデータ
保持手段とに与えて短絡検査を実行させると共に前記検
査データ記憶手段からの接続データを前記第2のデータ
保持手段に与えごの第3のデータ保持手段から前記検査
スイッチに対して反転動作するようにして与えて断線検
査を実行させる演算手段とを具備したので、第1.第2
のデータ保持手段に保持された接続データを用いて検査
ライン要素を駆動して短絡検査を実行でき、引続き第3
のデータ保持手段に保持された接続データを反転して用
いて検査ライン要素を駆動することにより断線検査を実
行できるようになり、よって、自動且つ高速にて短絡検
査と断線検査とを行うことができるようにした布線検査
装置を提供することができる。
第1図は本発明にかかる布線検査装置の一実施例の構成
を示す回路図、第2図は接続データのテーブルを示す図
、第3図は導電パターンにおける検査点を示す図、第4
図は本実施例の動作を示す流れ図である。 MPU・・・マイクロプロセッサ、1・・・RAM。 2.3.4・・・アンド回路、5.12・・・オア回路
、6・・・アンド回路、7.8.9・・・アドレッサブ
ルラッチo、s、xs。 出願人代理人 弁理士 鈴江武彦 第2図 ■ 第3図
を示す回路図、第2図は接続データのテーブルを示す図
、第3図は導電パターンにおける検査点を示す図、第4
図は本実施例の動作を示す流れ図である。 MPU・・・マイクロプロセッサ、1・・・RAM。 2.3.4・・・アンド回路、5.12・・・オア回路
、6・・・アンド回路、7.8.9・・・アドレッサブ
ルラッチo、s、xs。 出願人代理人 弁理士 鈴江武彦 第2図 ■ 第3図
Claims (1)
- 複数の導電パターンを形成してなるプリント配線板等
の布線の電気接続状態を検査する布線検査装置において
、駆動スイッチと検出スイッチとを直列接続すると共に
この接続ラインを被検査対象布線の導電パターンに電気
的に接触を行う複数の検査ライン要素と、この複数の検
査ライン要素の2つ以上に電流を流してその通電の有無
により当該2つ以上の検査ライン要素間の短絡又は断線
を検出する検出手段と、前記駆動スイッチを開閉駆動す
るためのデータを保持する第1のデータ保持手段と、前
記検出スイッチを開閉駆動するためのデータを保持する
第2のデータ保持手段と、前記検出スイッチを開閉駆動
するためのデータを保持する第3のデータ保持手段と、
被検査対象布線の複数の導電パターンをアドレス毎に接
続データとして記憶する検査データ記憶手段と、この検
査データ記憶手段からの接続データを逐次前記第1のデ
ータ保持手段と前記第2のデータ保持手段とに与えて短
絡検査を実行させると共に前記検査データ記憶手段から
の接続データを前記第2のデータ保持手段に与えこの第
3のデータ保持手段から前記検査スイッチに対して反転
動作するようにして与えて断線検査を実行させる演算手
段とを具備したことを特徴とする布線検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62078557A JPS63243888A (ja) | 1987-03-31 | 1987-03-31 | 布線検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62078557A JPS63243888A (ja) | 1987-03-31 | 1987-03-31 | 布線検査装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63243888A true JPS63243888A (ja) | 1988-10-11 |
Family
ID=13665209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62078557A Pending JPS63243888A (ja) | 1987-03-31 | 1987-03-31 | 布線検査装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63243888A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015059840A (ja) * | 2013-09-19 | 2015-03-30 | 日置電機株式会社 | 回路基板検査装置および回路基板検査方法 |
-
1987
- 1987-03-31 JP JP62078557A patent/JPS63243888A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015059840A (ja) * | 2013-09-19 | 2015-03-30 | 日置電機株式会社 | 回路基板検査装置および回路基板検査方法 |
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