JPH0213984Y2 - - Google Patents

Description

【考案の詳細な説明】 (a) 考案の技術分野 本考案はケーブル試験装置に係り、特にケーブ
ル両端へのコネクタ実装作業時の誤配線を直ちに
検出できる試験装置に関する。

(b) 技術の背景 装置内部の各プリント板間、あるいは装置相互
間を電気的に接続するため、両端にコネクタを実
装したケーブル（以下接続ケーブルと称す）が用
いられる。

(c) 従来技術と問題点 この接続ケーブルの導通試験を行う場合、従来
ではケーブルへのコネクタ実装作業を終了した後
に配線チエツクを行う事が一般的であつた。また
この種の試験器は種々のものがある。

一方、接続ケーブルの組立て作業、換言すれば
ケーブル両端へのコネクタ実装作業を考えると、
作業者が配線図面を見ながらケーブル内の各電線
をコネクタの各端子（ピン）に配線して行くもの
である。従つて、１つの端子に誤まつた配線を行
うと以後の配線も順次誤まつた端子に行なわれる
場合が多い。このように、従来では作業者により
全ての配線が終了した後にしか誤配線は検出でき
ず、また誤配線があつた場合は複数の箇所にわた
つて生じている場合がほとんどである。これは、
１つの配線ミスにより連鎖的に他の配線ミスが生
じるものであつて、最初の配線ミスをその場で検
出し修正できれば、それに続く配線ミスを極力減
少させることができる。

(d) 考案の目的 本考案の目的は上述した従来の事情に鑑みてな
されたものであり、作業者がケーブルとコネクタ
の配線を行いながら、１つ１つの配線チエツクが
可能となるケーブル試験装置を提供するにある。

(e) 考案の構成 上記目的を達成するため本考案のケーブル試験
装置は、メモリに格納された配線パターンにもと
ずき、検査信号を供給した端子と非接続関係にあ
るべき端子の出力状態を検査することによつて、
誤配線を検出するようにした事を特徴とするもの
である。

以下実施例を用いて本考案を詳述する。

(f) 考案の実施例 第１図乃至第５図は本考案のケーブル試験装置
の一実施例を示す図であり、第１図は構成図、第
２図は入出力ポート等価回路図、第３図はパター
ンメモリのフオーマツトを示す図、第４図および
第５図は検査方法の説明図である。

第１図に示す如く本実施例の試験装置１はその
上面に、表示器１０および操作スイツチ１１から
成るパネル部、および試験すべき接続ケーブルの
両コネクタがそれぞれ差し込まれる一対のケーブ
ルコネクタ８，９を具えている。表示器１０は７
セグメント表示器であり、配線ミスのある端子番
号の表示、あるいは処理部（CPU）２の動作終
了を示す表示等が行なわれる。操作スイツチ１１
は、CPU２に対して動作命令、検査モード指定
等を行うものである。これらパネル部とCPU２
とのデータ授受はパネル用入出力ポートを介して
行なわれる。本実施例では、ケーブルコネクタ
８，９はそれぞれ64ピンのコネクタ端子を有す
る。またCPU２は、動作プログラムが格納され
るメモリ３と、ケーブル配線パターンが格納され
るメモリ４とを備えている。

これらのメモリ３，４、パネル用入出力ポート
７、およびデコーダ５にはCPU２の有するアド
レス空間のうちの特定領域が割当てられている。
またCUP２は作業領域としてのメモリ領域を内
蔵しており、この領域は後述する論理演算等の為
に利用される。

またケーブルコネクタ８，９の各端子は第２図
に示す如く入出力兼用となつている。即ちケーブ
ル用入出力ポート６の１つの端子に対する出力ポ
ート１２、入力ポート１２′はコネクタ端子側で
接続される。さらにポート６は安価なインバータ
１２，１２′により構成し、また抵抗Ｒはプルア
ツプ用抵抗である。

デコーダ５はCPU２の出力アドレスおよびデ
ータに基いてケーブルコネクタ８，９の内の１つ
の端子に対して検査信号送出あるいはその端子の
出力レベル読出しを行う。従つてデコーダ５は各
コネクタ８，９の各端子に対応する入出力ポート
６の中の１つのポートを選択するものである。

またパターンメモリ４は、後述するサンプルモ
ード指定によつてCPU２が走査したケーブル配
線パターンが格納されるものである。以下図示し
たケーブル試験装置１の動作を説明する。

ケーブル試験装置１に対して下記の通り３つの
動作モード指定が可能である。このモード指定は
作業者がパネル部の操作スイツチ１１によつて選
択入力されるものである。

作業モード：パターンメモリ４の記憶する配
線パターンとケーブル端子の接続状態を常時監
視し、接続ケーブル組立中の誤配線のみを検出
する。また未接続の端子については検査しな
い。

検査モード：パターンメモリ４の内容とケー
ブル各端子の接続状態が完全に一致しているか
否かを検査するモードであり、一箇所でも誤ま
りがあれば不良としてその旨を通知する。

サンプルモード：各ケーブルコネクタ８，９
に差込まれた接続ケーブルの配線パターンを各
端子毎に走査して走査結果をメモリ４に書込
む。

従つてまず作業者は、各端子に正しく配線され
たサンプル用の接続ケーブルのコネクタを装置１
のコネクタ８，９に嵌め込む。次に、操作スイツ
チ１１により上記のサンプルモードを指定す
る。

この指定モードは入出力ポート７を介して
CPU２に読込まれ、メモリ３に格納されるプロ
グラムに従つて、サンプル動作を開始する。即ち
CPU２はデコーダ５に対しコネクタ８，９の各
端子の内の１つを指定するデータを出力する。

このCPU２のデータ出力により、対応する入
出力ポート６の内の１つのポート１２（第２図）
に“Ｈ”レベルの出力データODが与えられる。
これによつてポート１２に対応する１つの端子の
みが“Ｌ”レベルとなる。この走査信号レベルは
CPU２の次のデータ出力が行なわれるまでポー
ト１２により保持される。

１つのコネクタ端子対する走査信号を送出する
と、CPU２はコネクタ８，９の全ての端子から
の出力レベルを読出す。

これはCPU２の読出しポートを指定するデー
タ出力によつて、１つの入力ポート１２′（第２
図）からの読出データIDの出力を有効にする事
によつて達成される。読出した結果は配線パター
ンデータとしてパターンメモリ４に書込まれる。

第３図は、このパターンメモリ４のデータフオ
ーマツトを示す。即ちメモリ４にはコネクタ８の
端子PA１〜PA６４およびコネクタ９の端子PB
１〜PB６４のそれぞれに走査信号を出力した場
合の全ての端子の出力状態を格納する領域が各々
割当てられている。例えば領域４ａには、端子
PA１に走査信号を出力した場合の全てのコネク
タ端子PA１〜PB６４の出力状態が順次格納され
る。上述した如く各コネクタは64ピン毎であり、
従つて１つの領域４ａには両コネクタ端子128ピ
ンの出力状態が書込まれる。実際には信号レベル
“Ｈ”、“Ｌ”をデイジタルの“１”、“０”に対応
させればよく、各端子PA１〜PB６４の個々の領
域４ａ，４ｂ，……４ｚにはそれぞれ128ビツト
が確保されている。

またCPU２による各端子の出力レベル読出し
は８本のデータバスを用いて一度に８ピンずつ行
なわれる。この結果メモリ４の１つの端子領域４
ａには８ビツトのブロツクB₁，B₂……B₁₀毎に書
込まれる。また後述する作業、検査モード時のメ
モリ４からのパターン読出しも８ビツト単位で行
なわれる。

しかしてCPU２は、１つの端子に対する全ピ
ツトとの接続状態を遂次走査してメモリ４に書込
んでいく。即ち、接続状態にある端子間では走査
信号と同レベルの信号出力が得られ、例えば
“１”が書き込まれる。また走査信号レベルと異
なる出力を示す端子は、この走査信号を供給した
端子と非接続状態を意味し、従つて、“０”が書
き込まれる。

以上の動作を繰返し、全てのピンに対する配線
パターンが走査終了すると、CPU２は表示器１
０に所定の表示をして、サンプル終了を知らせ
る。

次に作業者は、上記の作業モードを指定し、
接続ケーブルの組立て作業を行う。即ち各コネク
タ８，９にコネクタ実装を行うべき接続ケーブル
のコネクタを差込む。

一方CPU２は作業モード指定入力により、上
述したサンプルモード時と同様に各端子に走査信
号を供給し、その時の端子出力を読出す。読出さ
れた端子出力データはCPU２の内蔵する作業領
域に一時格納される。

CPU２はメモリ４より対応する配線パターン
データを読出し、作業領域に格納する。そして
CPU２は読出した端子出力データと配線パター
ンデータとを比較する。

即ち第４図に示す如く端子出力データ１３と配
線パターンデータ１２とを１ビツト毎に論理積
（AND）をとる。例えば配線パターンデータ１２
が、第３図の端子PA₁の最初のブロツクＢ１のデ
ータとする。パターンデータ１２の各ビツトにお
いて“１”は非接続、“０”は接続状態を示す。
尚上記サンプルモードでは接続、非接続状態をそ
れぞれ“１”、“０”としたが、パターンデータ１
２はメモリ４の読出しデータの補数（極性反転）
をとつたデータである。従つて第４図のパターン
データ１２は図面左から１ビツト目と５ビツト目
に対応するコネクタ端子が接続状態にあることを
示す。即ちコネクタ端子PA１とPA５が接続すべ
きことを示している。

一方、作業モードにより走査された端子PA１
の最初の８端子出力が図示の如くだつたとする。
即ち端子PA１とPA５はまだ未接続状態だつたと
する。しかしながら両データ１２，１３のAND
結果は“０”であり、CPU２は異常なしと判断
する。

即ち作業モードでは、接続すべき端子間の状態
はチエツクしない。しかしながら端子出力データ
１３の例えば左から４ビツト目が“１”、即ち端
子PA１とPA４とが接続されていたとすると、そ
のAND出力は“１”となり誤配線があつた事が
判る。この結果CPU２は配線ミスがある端子番
号（この場合PA４のピン番号）を表示器１０に
表示するとともに、図示しないブザー等により作
業者に報知する。これによつて作業者は、配線ミ
スおよびその箇所を直ちに知ることができ、修正
することになる。尚、この表示すべきピン番号
は、CPU２が走査を行つてビツト単位で検査す
る場合に用いるカウンタの内容により、容易に倒
明できる。

また、作業者によるケーブル組立作業が完了す
ると上記の検査モードが指定される。この検査
モードは従来より行なわれているケーブル配線試
験と同一であり、メモリ４の配線パターンと走査
によつて読出した端子出力状態との一致をチエツ
クする。即ち第５図に示すように、１ビツトずつ
配線パターンデータ１２と補数をとつた端子出力
データ１４との排他的論理和（EOR）をとる。

第５図に示した両データ１２，１４は第４図と
同様の場合を示すもので、端子PA１とPA５が未
接続のままだつた事を示す。この結果両データ１
２，１４の５ビツト目における検査結果が“１”
となり、接続不良として上述した場合と同様表示
器１０、ブザー等により報知される事になる。

(g) 考案の効果 以上詳述した如く本考案によれば、配線パター
ンの内の非接続状態である端子間のみの接続状態
を検査できるように構成したため、接続ケーブル
のコネクタ実装作業中の配線チエツクが可能とな
り、作業者による誤配線を直ちに検出、修正を促
すことができ、より迅速かつ正確なコネクタ実装
作業を実現できる。

【図面の簡単な説明】

第１図は本考案のケーブル試験装置の一実施例
構成を示す図、第２図は端子入出力ポートの構成
を示す図、第３図はパターンメモリのフオーマツ
トを示す図、第４図、第５図は実施例動作の説明
図である。 １はケーブル試験器、２はCPU、８，９はケ
ーブルコネクタ、１１は操作スイツチである。

Claims (1)

【実用新案登録請求の範囲】
1. 両端にコネクタが実装されるケーブルの試験装
   置であつて、コネクタ各端子間の接続、非接続状
   態を指定する配線パターンが格納されるメモリ
   と、該コネクタの各端子に順次走査信号を供給す
   る回路と、該検査信号出力に応じたコネクタ各端
   子の出力状態を読取る回路とを設けると共に、前
   記走査信号を供給した端子に対応する配線パター
   ンを前記メモリより取出す手段と、作業モード時
   前記読取つた各端子出力状態の内、該配線パター
   ンの指定により各端子と非接続状態にあるべき端
   子の出力状態のみを検査する手段とを具えた事を
   特徴とするケーブル試験装置。