JPH0213984Y2 - - Google Patents
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- Publication number
- JPH0213984Y2 JPH0213984Y2 JP1982147759U JP14775982U JPH0213984Y2 JP H0213984 Y2 JPH0213984 Y2 JP H0213984Y2 JP 1982147759 U JP1982147759 U JP 1982147759U JP 14775982 U JP14775982 U JP 14775982U JP H0213984 Y2 JPH0213984 Y2 JP H0213984Y2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- output
- wiring
- cable
- connector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 230000015654 memory Effects 0.000 claims description 23
- 238000012360 testing method Methods 0.000 claims description 18
- 238000007689 inspection Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 10
- 101001073220 Cucumis sativus Peroxidase 2 Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【考案の詳細な説明】
(a) 考案の技術分野
本考案はケーブル試験装置に係り、特にケーブ
ル両端へのコネクタ実装作業時の誤配線を直ちに
検出できる試験装置に関する。
ル両端へのコネクタ実装作業時の誤配線を直ちに
検出できる試験装置に関する。
(b) 技術の背景
装置内部の各プリント板間、あるいは装置相互
間を電気的に接続するため、両端にコネクタを実
装したケーブル(以下接続ケーブルと称す)が用
いられる。
間を電気的に接続するため、両端にコネクタを実
装したケーブル(以下接続ケーブルと称す)が用
いられる。
(c) 従来技術と問題点
この接続ケーブルの導通試験を行う場合、従来
ではケーブルへのコネクタ実装作業を終了した後
に配線チエツクを行う事が一般的であつた。また
この種の試験器は種々のものがある。
ではケーブルへのコネクタ実装作業を終了した後
に配線チエツクを行う事が一般的であつた。また
この種の試験器は種々のものがある。
一方、接続ケーブルの組立て作業、換言すれば
ケーブル両端へのコネクタ実装作業を考えると、
作業者が配線図面を見ながらケーブル内の各電線
をコネクタの各端子(ピン)に配線して行くもの
である。従つて、1つの端子に誤まつた配線を行
うと以後の配線も順次誤まつた端子に行なわれる
場合が多い。このように、従来では作業者により
全ての配線が終了した後にしか誤配線は検出でき
ず、また誤配線があつた場合は複数の箇所にわた
つて生じている場合がほとんどである。これは、
1つの配線ミスにより連鎖的に他の配線ミスが生
じるものであつて、最初の配線ミスをその場で検
出し修正できれば、それに続く配線ミスを極力減
少させることができる。
ケーブル両端へのコネクタ実装作業を考えると、
作業者が配線図面を見ながらケーブル内の各電線
をコネクタの各端子(ピン)に配線して行くもの
である。従つて、1つの端子に誤まつた配線を行
うと以後の配線も順次誤まつた端子に行なわれる
場合が多い。このように、従来では作業者により
全ての配線が終了した後にしか誤配線は検出でき
ず、また誤配線があつた場合は複数の箇所にわた
つて生じている場合がほとんどである。これは、
1つの配線ミスにより連鎖的に他の配線ミスが生
じるものであつて、最初の配線ミスをその場で検
出し修正できれば、それに続く配線ミスを極力減
少させることができる。
(d) 考案の目的
本考案の目的は上述した従来の事情に鑑みてな
されたものであり、作業者がケーブルとコネクタ
の配線を行いながら、1つ1つの配線チエツクが
可能となるケーブル試験装置を提供するにある。
されたものであり、作業者がケーブルとコネクタ
の配線を行いながら、1つ1つの配線チエツクが
可能となるケーブル試験装置を提供するにある。
(e) 考案の構成
上記目的を達成するため本考案のケーブル試験
装置は、メモリに格納された配線パターンにもと
ずき、検査信号を供給した端子と非接続関係にあ
るべき端子の出力状態を検査することによつて、
誤配線を検出するようにした事を特徴とするもの
である。
装置は、メモリに格納された配線パターンにもと
ずき、検査信号を供給した端子と非接続関係にあ
るべき端子の出力状態を検査することによつて、
誤配線を検出するようにした事を特徴とするもの
である。
以下実施例を用いて本考案を詳述する。
(f) 考案の実施例
第1図乃至第5図は本考案のケーブル試験装置
の一実施例を示す図であり、第1図は構成図、第
2図は入出力ポート等価回路図、第3図はパター
ンメモリのフオーマツトを示す図、第4図および
第5図は検査方法の説明図である。
の一実施例を示す図であり、第1図は構成図、第
2図は入出力ポート等価回路図、第3図はパター
ンメモリのフオーマツトを示す図、第4図および
第5図は検査方法の説明図である。
第1図に示す如く本実施例の試験装置1はその
上面に、表示器10および操作スイツチ11から
成るパネル部、および試験すべき接続ケーブルの
両コネクタがそれぞれ差し込まれる一対のケーブ
ルコネクタ8,9を具えている。表示器10は7
セグメント表示器であり、配線ミスのある端子番
号の表示、あるいは処理部(CPU)2の動作終
了を示す表示等が行なわれる。操作スイツチ11
は、CPU2に対して動作命令、検査モード指定
等を行うものである。これらパネル部とCPU2
とのデータ授受はパネル用入出力ポートを介して
行なわれる。本実施例では、ケーブルコネクタ
8,9はそれぞれ64ピンのコネクタ端子を有す
る。またCPU2は、動作プログラムが格納され
るメモリ3と、ケーブル配線パターンが格納され
るメモリ4とを備えている。
上面に、表示器10および操作スイツチ11から
成るパネル部、および試験すべき接続ケーブルの
両コネクタがそれぞれ差し込まれる一対のケーブ
ルコネクタ8,9を具えている。表示器10は7
セグメント表示器であり、配線ミスのある端子番
号の表示、あるいは処理部(CPU)2の動作終
了を示す表示等が行なわれる。操作スイツチ11
は、CPU2に対して動作命令、検査モード指定
等を行うものである。これらパネル部とCPU2
とのデータ授受はパネル用入出力ポートを介して
行なわれる。本実施例では、ケーブルコネクタ
8,9はそれぞれ64ピンのコネクタ端子を有す
る。またCPU2は、動作プログラムが格納され
るメモリ3と、ケーブル配線パターンが格納され
るメモリ4とを備えている。
これらのメモリ3,4、パネル用入出力ポート
7、およびデコーダ5にはCPU2の有するアド
レス空間のうちの特定領域が割当てられている。
またCUP2は作業領域としてのメモリ領域を内
蔵しており、この領域は後述する論理演算等の為
に利用される。
7、およびデコーダ5にはCPU2の有するアド
レス空間のうちの特定領域が割当てられている。
またCUP2は作業領域としてのメモリ領域を内
蔵しており、この領域は後述する論理演算等の為
に利用される。
またケーブルコネクタ8,9の各端子は第2図
に示す如く入出力兼用となつている。即ちケーブ
ル用入出力ポート6の1つの端子に対する出力ポ
ート12、入力ポート12′はコネクタ端子側で
接続される。さらにポート6は安価なインバータ
12,12′により構成し、また抵抗Rはプルア
ツプ用抵抗である。
に示す如く入出力兼用となつている。即ちケーブ
ル用入出力ポート6の1つの端子に対する出力ポ
ート12、入力ポート12′はコネクタ端子側で
接続される。さらにポート6は安価なインバータ
12,12′により構成し、また抵抗Rはプルア
ツプ用抵抗である。
デコーダ5はCPU2の出力アドレスおよびデ
ータに基いてケーブルコネクタ8,9の内の1つ
の端子に対して検査信号送出あるいはその端子の
出力レベル読出しを行う。従つてデコーダ5は各
コネクタ8,9の各端子に対応する入出力ポート
6の中の1つのポートを選択するものである。
ータに基いてケーブルコネクタ8,9の内の1つ
の端子に対して検査信号送出あるいはその端子の
出力レベル読出しを行う。従つてデコーダ5は各
コネクタ8,9の各端子に対応する入出力ポート
6の中の1つのポートを選択するものである。
またパターンメモリ4は、後述するサンプルモ
ード指定によつてCPU2が走査したケーブル配
線パターンが格納されるものである。以下図示し
たケーブル試験装置1の動作を説明する。
ード指定によつてCPU2が走査したケーブル配
線パターンが格納されるものである。以下図示し
たケーブル試験装置1の動作を説明する。
ケーブル試験装置1に対して下記の通り3つの
動作モード指定が可能である。このモード指定は
作業者がパネル部の操作スイツチ11によつて選
択入力されるものである。
動作モード指定が可能である。このモード指定は
作業者がパネル部の操作スイツチ11によつて選
択入力されるものである。
作業モード:パターンメモリ4の記憶する配
線パターンとケーブル端子の接続状態を常時監
視し、接続ケーブル組立中の誤配線のみを検出
する。また未接続の端子については検査しな
い。
線パターンとケーブル端子の接続状態を常時監
視し、接続ケーブル組立中の誤配線のみを検出
する。また未接続の端子については検査しな
い。
検査モード:パターンメモリ4の内容とケー
ブル各端子の接続状態が完全に一致しているか
否かを検査するモードであり、一箇所でも誤ま
りがあれば不良としてその旨を通知する。
ブル各端子の接続状態が完全に一致しているか
否かを検査するモードであり、一箇所でも誤ま
りがあれば不良としてその旨を通知する。
サンプルモード:各ケーブルコネクタ8,9
に差込まれた接続ケーブルの配線パターンを各
端子毎に走査して走査結果をメモリ4に書込
む。
に差込まれた接続ケーブルの配線パターンを各
端子毎に走査して走査結果をメモリ4に書込
む。
従つてまず作業者は、各端子に正しく配線され
たサンプル用の接続ケーブルのコネクタを装置1
のコネクタ8,9に嵌め込む。次に、操作スイツ
チ11により上記のサンプルモードを指定す
る。
たサンプル用の接続ケーブルのコネクタを装置1
のコネクタ8,9に嵌め込む。次に、操作スイツ
チ11により上記のサンプルモードを指定す
る。
この指定モードは入出力ポート7を介して
CPU2に読込まれ、メモリ3に格納されるプロ
グラムに従つて、サンプル動作を開始する。即ち
CPU2はデコーダ5に対しコネクタ8,9の各
端子の内の1つを指定するデータを出力する。
CPU2に読込まれ、メモリ3に格納されるプロ
グラムに従つて、サンプル動作を開始する。即ち
CPU2はデコーダ5に対しコネクタ8,9の各
端子の内の1つを指定するデータを出力する。
このCPU2のデータ出力により、対応する入
出力ポート6の内の1つのポート12(第2図)
に“H”レベルの出力データODが与えられる。
これによつてポート12に対応する1つの端子の
みが“L”レベルとなる。この走査信号レベルは
CPU2の次のデータ出力が行なわれるまでポー
ト12により保持される。
出力ポート6の内の1つのポート12(第2図)
に“H”レベルの出力データODが与えられる。
これによつてポート12に対応する1つの端子の
みが“L”レベルとなる。この走査信号レベルは
CPU2の次のデータ出力が行なわれるまでポー
ト12により保持される。
1つのコネクタ端子対する走査信号を送出する
と、CPU2はコネクタ8,9の全ての端子から
の出力レベルを読出す。
と、CPU2はコネクタ8,9の全ての端子から
の出力レベルを読出す。
これはCPU2の読出しポートを指定するデー
タ出力によつて、1つの入力ポート12′(第2
図)からの読出データIDの出力を有効にする事
によつて達成される。読出した結果は配線パター
ンデータとしてパターンメモリ4に書込まれる。
タ出力によつて、1つの入力ポート12′(第2
図)からの読出データIDの出力を有効にする事
によつて達成される。読出した結果は配線パター
ンデータとしてパターンメモリ4に書込まれる。
第3図は、このパターンメモリ4のデータフオ
ーマツトを示す。即ちメモリ4にはコネクタ8の
端子PA1〜PA64およびコネクタ9の端子PB
1〜PB64のそれぞれに走査信号を出力した場
合の全ての端子の出力状態を格納する領域が各々
割当てられている。例えば領域4aには、端子
PA1に走査信号を出力した場合の全てのコネク
タ端子PA1〜PB64の出力状態が順次格納され
る。上述した如く各コネクタは64ピン毎であり、
従つて1つの領域4aには両コネクタ端子128ピ
ンの出力状態が書込まれる。実際には信号レベル
“H”、“L”をデイジタルの“1”、“0”に対応
させればよく、各端子PA1〜PB64の個々の領
域4a,4b,……4zにはそれぞれ128ビツト
が確保されている。
ーマツトを示す。即ちメモリ4にはコネクタ8の
端子PA1〜PA64およびコネクタ9の端子PB
1〜PB64のそれぞれに走査信号を出力した場
合の全ての端子の出力状態を格納する領域が各々
割当てられている。例えば領域4aには、端子
PA1に走査信号を出力した場合の全てのコネク
タ端子PA1〜PB64の出力状態が順次格納され
る。上述した如く各コネクタは64ピン毎であり、
従つて1つの領域4aには両コネクタ端子128ピ
ンの出力状態が書込まれる。実際には信号レベル
“H”、“L”をデイジタルの“1”、“0”に対応
させればよく、各端子PA1〜PB64の個々の領
域4a,4b,……4zにはそれぞれ128ビツト
が確保されている。
またCPU2による各端子の出力レベル読出し
は8本のデータバスを用いて一度に8ピンずつ行
なわれる。この結果メモリ4の1つの端子領域4
aには8ビツトのブロツクB1,B2……B10毎に書
込まれる。また後述する作業、検査モード時のメ
モリ4からのパターン読出しも8ビツト単位で行
なわれる。
は8本のデータバスを用いて一度に8ピンずつ行
なわれる。この結果メモリ4の1つの端子領域4
aには8ビツトのブロツクB1,B2……B10毎に書
込まれる。また後述する作業、検査モード時のメ
モリ4からのパターン読出しも8ビツト単位で行
なわれる。
しかしてCPU2は、1つの端子に対する全ピ
ツトとの接続状態を遂次走査してメモリ4に書込
んでいく。即ち、接続状態にある端子間では走査
信号と同レベルの信号出力が得られ、例えば
“1”が書き込まれる。また走査信号レベルと異
なる出力を示す端子は、この走査信号を供給した
端子と非接続状態を意味し、従つて、“0”が書
き込まれる。
ツトとの接続状態を遂次走査してメモリ4に書込
んでいく。即ち、接続状態にある端子間では走査
信号と同レベルの信号出力が得られ、例えば
“1”が書き込まれる。また走査信号レベルと異
なる出力を示す端子は、この走査信号を供給した
端子と非接続状態を意味し、従つて、“0”が書
き込まれる。
以上の動作を繰返し、全てのピンに対する配線
パターンが走査終了すると、CPU2は表示器1
0に所定の表示をして、サンプル終了を知らせ
る。
パターンが走査終了すると、CPU2は表示器1
0に所定の表示をして、サンプル終了を知らせ
る。
次に作業者は、上記の作業モードを指定し、
接続ケーブルの組立て作業を行う。即ち各コネク
タ8,9にコネクタ実装を行うべき接続ケーブル
のコネクタを差込む。
接続ケーブルの組立て作業を行う。即ち各コネク
タ8,9にコネクタ実装を行うべき接続ケーブル
のコネクタを差込む。
一方CPU2は作業モード指定入力により、上
述したサンプルモード時と同様に各端子に走査信
号を供給し、その時の端子出力を読出す。読出さ
れた端子出力データはCPU2の内蔵する作業領
域に一時格納される。
述したサンプルモード時と同様に各端子に走査信
号を供給し、その時の端子出力を読出す。読出さ
れた端子出力データはCPU2の内蔵する作業領
域に一時格納される。
CPU2はメモリ4より対応する配線パターン
データを読出し、作業領域に格納する。そして
CPU2は読出した端子出力データと配線パター
ンデータとを比較する。
データを読出し、作業領域に格納する。そして
CPU2は読出した端子出力データと配線パター
ンデータとを比較する。
即ち第4図に示す如く端子出力データ13と配
線パターンデータ12とを1ビツト毎に論理積
(AND)をとる。例えば配線パターンデータ12
が、第3図の端子PA1の最初のブロツクB1のデ
ータとする。パターンデータ12の各ビツトにお
いて“1”は非接続、“0”は接続状態を示す。
尚上記サンプルモードでは接続、非接続状態をそ
れぞれ“1”、“0”としたが、パターンデータ1
2はメモリ4の読出しデータの補数(極性反転)
をとつたデータである。従つて第4図のパターン
データ12は図面左から1ビツト目と5ビツト目
に対応するコネクタ端子が接続状態にあることを
示す。即ちコネクタ端子PA1とPA5が接続すべ
きことを示している。
線パターンデータ12とを1ビツト毎に論理積
(AND)をとる。例えば配線パターンデータ12
が、第3図の端子PA1の最初のブロツクB1のデ
ータとする。パターンデータ12の各ビツトにお
いて“1”は非接続、“0”は接続状態を示す。
尚上記サンプルモードでは接続、非接続状態をそ
れぞれ“1”、“0”としたが、パターンデータ1
2はメモリ4の読出しデータの補数(極性反転)
をとつたデータである。従つて第4図のパターン
データ12は図面左から1ビツト目と5ビツト目
に対応するコネクタ端子が接続状態にあることを
示す。即ちコネクタ端子PA1とPA5が接続すべ
きことを示している。
一方、作業モードにより走査された端子PA1
の最初の8端子出力が図示の如くだつたとする。
即ち端子PA1とPA5はまだ未接続状態だつたと
する。しかしながら両データ12,13のAND
結果は“0”であり、CPU2は異常なしと判断
する。
の最初の8端子出力が図示の如くだつたとする。
即ち端子PA1とPA5はまだ未接続状態だつたと
する。しかしながら両データ12,13のAND
結果は“0”であり、CPU2は異常なしと判断
する。
即ち作業モードでは、接続すべき端子間の状態
はチエツクしない。しかしながら端子出力データ
13の例えば左から4ビツト目が“1”、即ち端
子PA1とPA4とが接続されていたとすると、そ
のAND出力は“1”となり誤配線があつた事が
判る。この結果CPU2は配線ミスがある端子番
号(この場合PA4のピン番号)を表示器10に
表示するとともに、図示しないブザー等により作
業者に報知する。これによつて作業者は、配線ミ
スおよびその箇所を直ちに知ることができ、修正
することになる。尚、この表示すべきピン番号
は、CPU2が走査を行つてビツト単位で検査す
る場合に用いるカウンタの内容により、容易に倒
明できる。
はチエツクしない。しかしながら端子出力データ
13の例えば左から4ビツト目が“1”、即ち端
子PA1とPA4とが接続されていたとすると、そ
のAND出力は“1”となり誤配線があつた事が
判る。この結果CPU2は配線ミスがある端子番
号(この場合PA4のピン番号)を表示器10に
表示するとともに、図示しないブザー等により作
業者に報知する。これによつて作業者は、配線ミ
スおよびその箇所を直ちに知ることができ、修正
することになる。尚、この表示すべきピン番号
は、CPU2が走査を行つてビツト単位で検査す
る場合に用いるカウンタの内容により、容易に倒
明できる。
また、作業者によるケーブル組立作業が完了す
ると上記の検査モードが指定される。この検査
モードは従来より行なわれているケーブル配線試
験と同一であり、メモリ4の配線パターンと走査
によつて読出した端子出力状態との一致をチエツ
クする。即ち第5図に示すように、1ビツトずつ
配線パターンデータ12と補数をとつた端子出力
データ14との排他的論理和(EOR)をとる。
ると上記の検査モードが指定される。この検査
モードは従来より行なわれているケーブル配線試
験と同一であり、メモリ4の配線パターンと走査
によつて読出した端子出力状態との一致をチエツ
クする。即ち第5図に示すように、1ビツトずつ
配線パターンデータ12と補数をとつた端子出力
データ14との排他的論理和(EOR)をとる。
第5図に示した両データ12,14は第4図と
同様の場合を示すもので、端子PA1とPA5が未
接続のままだつた事を示す。この結果両データ1
2,14の5ビツト目における検査結果が“1”
となり、接続不良として上述した場合と同様表示
器10、ブザー等により報知される事になる。
同様の場合を示すもので、端子PA1とPA5が未
接続のままだつた事を示す。この結果両データ1
2,14の5ビツト目における検査結果が“1”
となり、接続不良として上述した場合と同様表示
器10、ブザー等により報知される事になる。
(g) 考案の効果
以上詳述した如く本考案によれば、配線パター
ンの内の非接続状態である端子間のみの接続状態
を検査できるように構成したため、接続ケーブル
のコネクタ実装作業中の配線チエツクが可能とな
り、作業者による誤配線を直ちに検出、修正を促
すことができ、より迅速かつ正確なコネクタ実装
作業を実現できる。
ンの内の非接続状態である端子間のみの接続状態
を検査できるように構成したため、接続ケーブル
のコネクタ実装作業中の配線チエツクが可能とな
り、作業者による誤配線を直ちに検出、修正を促
すことができ、より迅速かつ正確なコネクタ実装
作業を実現できる。
第1図は本考案のケーブル試験装置の一実施例
構成を示す図、第2図は端子入出力ポートの構成
を示す図、第3図はパターンメモリのフオーマツ
トを示す図、第4図、第5図は実施例動作の説明
図である。 1はケーブル試験器、2はCPU、8,9はケ
ーブルコネクタ、11は操作スイツチである。
構成を示す図、第2図は端子入出力ポートの構成
を示す図、第3図はパターンメモリのフオーマツ
トを示す図、第4図、第5図は実施例動作の説明
図である。 1はケーブル試験器、2はCPU、8,9はケ
ーブルコネクタ、11は操作スイツチである。
Claims (1)
- 両端にコネクタが実装されるケーブルの試験装
置であつて、コネクタ各端子間の接続、非接続状
態を指定する配線パターンが格納されるメモリ
と、該コネクタの各端子に順次走査信号を供給す
る回路と、該検査信号出力に応じたコネクタ各端
子の出力状態を読取る回路とを設けると共に、前
記走査信号を供給した端子に対応する配線パター
ンを前記メモリより取出す手段と、作業モード時
前記読取つた各端子出力状態の内、該配線パター
ンの指定により各端子と非接続状態にあるべき端
子の出力状態のみを検査する手段とを具えた事を
特徴とするケーブル試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14775982U JPS5952482U (ja) | 1982-09-29 | 1982-09-29 | ケ−ブル試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14775982U JPS5952482U (ja) | 1982-09-29 | 1982-09-29 | ケ−ブル試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5952482U JPS5952482U (ja) | 1984-04-06 |
JPH0213984Y2 true JPH0213984Y2 (ja) | 1990-04-17 |
Family
ID=30328493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14775982U Granted JPS5952482U (ja) | 1982-09-29 | 1982-09-29 | ケ−ブル試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5952482U (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5457696A (en) * | 1977-10-18 | 1979-05-09 | Mitsubishi Electric Corp | Wiring inspection method |
-
1982
- 1982-09-29 JP JP14775982U patent/JPS5952482U/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5457696A (en) * | 1977-10-18 | 1979-05-09 | Mitsubishi Electric Corp | Wiring inspection method |
Also Published As
Publication number | Publication date |
---|---|
JPS5952482U (ja) | 1984-04-06 |
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