JPS6170477A - 集積回路テスト方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はモジュール型回路テスト方式に関するものであ
って、更に詳細には、ＤＩＰ　（デュアルインラインパ
ッケージ）コンポーネントの如くパッケージされた集積
回路をテスト装置のコンタクト接続受納器（テストヘッ
ド）内に挿入するＤＩＰの方向に無関係にその集積度及
び性能を自動的にテストする改良した技術に関するもの
である。

集積回路のパッケージ密度及び複雑度が継続して増加す
るに従い、この様な回路をテストする能力は一層複雑で
且つ時間のかかる作業となる。典型的に、集積回路は、
全体的なシステム機能ユニットの一部としてプリント回
路基板上に組み込まれるべきＤＩＰ（例えば、１６乃至
は６４ピン部品）としてパッケージされる。基板組立の
前に。

種々のＤＩＰ部品は予め規定した装置証明手順でテスト
さ九、通常ＤＩＰのピンのコンタクトを介しての機能テ
ストを行なう、ＤＩＰの各ピンコンタクトは集積回路内
の所定の回路経路へ接続されるので１回路の適切なテス
トを行なうには、適切なピン配向でもってＤＩＰを完全
にテスト装置のコンタクト接続受納器内に挿入させるこ
とが必要である。更に、テストシステムの実際的な処理
能力の点から各装置をテストすることが可能な時間幅が
制限されているので、ＬＳＩ部品や大型のＲＯＭ及びＲ
ＡＭの様な多数の装置に対して完全な機能テストを行な
うことは通常可能ではなく、従って別の証明手順が必要
とされている。

本発明は、以上の点に鑑みなされたものであって、改良
したＩＣ部品テスト方法及び装置を提供することを目的
とする。

本発明の１側面によれば、電気出力レベルが派生される
回路への電気入力レベルの印加に応答して出力端子へ電
気出力レベルを接続させる装置の動作方法が提供され、
前記方法が前記電気出力レベルを所定値に確立するもの
であり、（ａ）前記回路へ電気入力を接続すると共に前
記電気入力のレベルを或る範囲の値に渡って変化させ、
（ｂ）前記（ａ）のステップに応答して前記回路の電気
出力のレベルをモニタし且つ、前記電気出力のレベルが
前記所定の値に対応すると、前記電気入力のレベルを変
化させることを終了し、その際に前記電気出力のレベル
を前記所定の値へ対応させたレベルへ前記電気入力レベ
ルを確立させる各ステップを有することを特徴とする。

本発明の別の側面によれば、少なくとも１つの電気出力
レベルが派生される回路への少なくとも１つの電気入力
レベルの印加に応答して少なくとも１つの電気出力レベ
ルを出力端子へ選択的に接続させる装置が提供され、前
記装置は前記少なくとも１つの電気出力レベルを少なく
とも１つの夫々の所定値に確立するものであって、前記
回路へ或る範囲の値に渡って変化する電気入力を接続さ
せる第１手段と、前記回路の出力端及び前記第１手段へ
接続されており前記回路の電気出力のレベルをモニタし
且つ前記電気出力のレベルが夫々の所定値に対応すると
前記第１手段をして前記電気出力のレベルが夫々の所定
値に対応する値に前記電気入力のレベルを維持させる第
２手段と、を有することを特徴とする。

本発明の更に別の側面によれば、ドライバ回路の入力端
へ印加される電気入力に応答して出力端子へ電気出力を
供給するドライバ回路と共に使用する装置が提供され、
前記ドライバ回路の出力端と前記出力端子との間の回路
経路内に設けられている制御スイッチング回路が、前記
ドライバ回路の出力端が接続されている入力電極を持っ
た制御可能なスイッチング要素と、前記出力端子に接続
されている出力電極と、所定の制御入力の印加に応答し
て前記入力及び出力電極との間の前記要素を介して導電
経路をイネーブルさせる制御電極と。

前記入力電極と前記制御電極との間に接続されており前
記ドライバ回路の出力端における電圧と相対的に前記制
御電極へ印加され且つ前記入力電極へ接続される電圧を
制限する手段と、を有することを特徴とする。

本発明の更に別の側面によれば１回路デバイスをテスト
する装置の操作方法が提供され、前記回路デバイスはそ
れが意図した回路機能に従って動作されるべく適合され
た複数個の端子を持っており、前記方法は前記デバイス
の所定の特性を測定するものであって、（ａ）前記複数
個の端子の第１端子へ第１電気入力を又前記複数個の端
子の第２端子へ第２電気入力を印加させ、（ｂ）前記端
子の一対の間でその際に表される前記デバイスの所定の
電気特性を測定し、（ｃ）前記第２電気入力を前記第１
端子へ又前記第１電気入力を前記第２端子へ印加させ、
（ｄ）前記端子の一対の間でその際に表される前記デバ
イスの前記所定の電気特性を測定し、（ｅ）ステップ（
ｂ）において測定された所定の電気特性とステップ（ｄ
）において測定されたものとの間の所定の関係に基づい
て前記デバイスの予め選択した特性を確立する、上記各
ステップを有することを特徴とするい 本発明の更に別の側面によれば、回路デバイスをテスト
する装置の操作方法が提供され、前記回路デバイスは前
記デバイスが意図された回路機能に従って操作されるべ
く適合されている複数個の端子を持っており、且つ前記
装置が前記デバイスの端子を介して前記デバイスに付い
て所定の電気テストを行なう為のデバイス接続機構を具
備しており、前記方法は前記デバイス接続機構へ供給さ
れたデバイスをテストする方法であって、（ａ）前記デ
バイスの端子の全てが前記デバイス接続機構と電気的コ
ンタクトをしているか否かを決定し、（ｂ）ステップ（
ａ）において前記デバイスの全ての端子が前記デバイス
接続機構と電気的コンタクトをしていることが確立され
ることに応答して前記デバイス接続機構と相対的な前記
デバイスの配向性を決定し、（ｃ）ステップ（ｂ）で決
定された配向性の方向に従って前記デバイスを機能的に
テストする、上記各ステップを有することを特徴とする
。

本発明の更に別の側面によれば１回路デバイスをテスト
する装置が提供され、前記回路デバイスは前記デバイス
が意図した回路機能に従って操作されるべく適合されて
いる複数個の端子ピンを持っており、前記装置が、それ
に従って回路デバイスがテストされるべき一連のテスト
制御信号を発生する第１手段を有すると共に、複数個の
第２手段を有しており、前記第２手段の各々は前記端子
ピンの夫々の１つと関連しており且つ前記第１手段によ
って発生されるテスト制御信号に応答して前記端子ピン
の前記関連する夫々の１つへ電気励起信号を選択的に印
加させる為に複数個の電気励起表示信号を貯蔵すべく適
合されていることを特徴とする。

本発明の更に別の側面によれば、メモリからの命令のア
クセス動作を制御する為にプロセサによって制御される
装置を具備する出力回路デバイスへ電気励起表示信号が
発生される命令に関する所定の操作を介して接続させる
べき前記電気励起表示信号を発生する装置が提供され、
前記装置は、前記出力回路へ接続されるべく適合されて
おりそれに印加される貯蔵アクセス信号に応答して前記
出力回路デバイスへ電気励起信号を選択的に印加させる
複数個の前記電気励起表示信号を貯蔵する第１手段と、
前記メモリに接続されており且つそ。

こに貯蔵される命令の内容に応答し前記プロセサの第１
動作モードに対しては前記貯蔵アクセス信号を発生する
と共に前記貯蔵アクセス信号をそこから命令をアクセス
する為の前記メモリとそこから電気励起表示信号をアク
セスする為の前記第１手段との両方へ接続させ、且つ前
記プロセサの第２動作モードに対しては前記プロセサに
所定のデータ処理操作に関連する前記メモリから命令を
アクセスする為のアドレス信号を発生しそれに応答して
前記メモリからアクセスされるべき別の命令のアドレス
を画定すべき操作を処理する第２手段とを有することを
特徴とする。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

尚、本発明に基づく特定の集積回路を包含するデュアル
インラインパッケージテストシステムに関して詳細に説
明する前に、本発明は、主に、従来のデータ貯蔵部品と
、信号処理部品と、インターフェース回路部品との新規
な結合を基礎とするものであるということに注意すべき
である。従って、これらの部品の構造、制御及び配列は
添付の図面中では容易に理解可能なブロック図で概略図
示しており、そこでは、当業者等にとって自明な構造的
詳細によって本発明の説明がぼやかされることの無い様
に、本発明にとって関係のある特定の一詳細な事項のみ
を示しである。従って１本ブロック図は必ずしも例示的
なテスト装置の機械的な構造的配列を表すものではなく
、主に、本発明をより容易に理解することが可能である
様に１便宜的に機能的グループ化させたこの様な装置の
主要装置部品を表すことを意図したものである。

第１図を参照すると、テストされるべき集積回路チップ
を内蔵するマルチ（８）ビンデュアルインラインパッケ
ージ１０の平面図乃至は頂面図が示されている。前に簡
単に触れた如く、本発明は、関連するデータ処理装置の
信号処理及びコネクタに関する制限と一貫性を持って、
実質的に任意の数のピンのマルチピンモジュール型回路
パッケージをテストすることの可能なものである。現在
市販されている部品に対して、このことは、本発明が８
乃至６４個のピンのＤＩＰをテストする為に適合可能で
あるということを意味する。然し乍ら、注意すべきこと
であるが、本発明はこのこと、又はテストされるべきＤ
ＩＰの任意のその他のピン数に制限されるものでは無い
ということである。

この範囲のピン数としであるのは、単に、現在の市販さ
れているモジュール型に収納されている集積回路部品の
実際的な範囲を表しているからである。以下の説明にお
いては、本発明を第１図に示した８ピン構成を持ったＤ
ＩＰへ適用した場合に付いて説明する。

図示した如＜、ＤＩＰの片側には、４個のピンがピン番
号０，１，２．３で識別されており、一方ＤＩＰの反対
側にはピン番号４，５．．６．７に対応する４本１組の
ピンが設けられている。以下に説明する如く、これらの
ピンは１個別的な集積回路をテストする為に本発明を接
続させることの可能なりＩＰ取り扱い装置のテストヘッ
ドの夫々の端子コネクタＴＣＯ−ＴＣ７とコンタクトす
べく位置される様に適合されている。

取り扱い装置それ自身は本発明の一部を構成するもので
は無く、この様な装置とインターフェースされるべき本
発明のテストシステムの回路構成及び動作の理解の為に
は不必要であるので、その説明は割愛する。然し乍ら、
この様なテスト装置は、典型的に１機械的な（通常空気
圧）ＤＩＰ取り扱い操縦器及び１組の１つ又はそれ以上
のＤＩＰ供給管とを有しており、該管内には、複数個の
ＤＩＰが互いに積層されており且つ取り扱い装置によっ
て逐次ピンコンタクトテストヘッドへ供給され、そこで
個々の集積回路のテストが行なわれる。

第２図を参照すると２本発明に基づくモジュール型テス
トシステムの概略ブロック図が示されている。図示した
如く、本システムは破線２０で示した制御プロセサと、
一点鎖線３０で示されるピンテスト入出カニニットとを
有しており、ピンテスト入出カニニットは制御プロセサ
２０とインターフニスしてテスト中のデバイスが係合さ
れているテストヘッドの個々のピンへ励起電圧レベルを
供給す−と共に該ピンにおける応答電圧レベルをモニタ
し、以下に説明する種々のテスト手順を実行する。

制御プロセサ２０はプロセサバス１１とインターフェー
スされて示されており、該バス１１は、プロセサ２０及
びピンテスト入出カニニット３０を操作する為の制御プ
ログラムを供給するホストコンピュータ（不図示）へ接
続させることが可能である。本発明を理解する為にバス
１１の構成及びホストコンピュータの構成の説明は必要
では無いから、それらの説明は割愛する。その代りに、
制御プロセサ２ｏの説明は、それ自身の構成及びその構
成がＤＩＰに収納された集積回路（以後。

テスト中のデバイス（ＤＵＴ）と呼称する）の許容性を
証明する手順において２つのテストモード（即ち、アド
レス応答モード（モード■）及びＣＰＵ／データ応答モ
ード（モードＩＩ）　）の何れかで動作することが可能
な態様に焦点を絞る。

第２図に示した如く、制御プロセサ２０は演算論理ユニ
ット（ＡＬＵ）２１と関連するデータ　（パラメータ）
メモリ２２と、更にシステムバス及びタイミング制御ユ
ニット１５とを有しており、その各々はプロセサバス１
１へ接続されている。

これらの構成部品は従来のコンピュータ処理及び信号接
続ユニットであって、それらは最近のデータ処理ハード
ウェアコンフィギユレーションスキームに基づいて互い
にインターフェースするものであり、従ってその詳細な
説明は割愛する。この様なプロセサアーキテクチャ−の
１例はモトローラ６８０００ハードウエアアーキテクチ
ヤ−コンフィギユレーションによって与えられるもので
あり。

従ってこの様な市販されているデータ処理ハードウェア
及び／又はそれに付いて説明しているコンピユータデー
タブックを参照すると良い。

制御プロセサ内には、更に、メモリユニット１２が設け
られており、その中のアドレス空間は制御メモリ部１３
とテストメモリ部１４とに細分割されている。制御メモ
リ部１３は１組の命令を収納しており、それを実行する
ことによって、本システムはキャリブレーション（較正
）、ローディング及びオンライン診断等のシステム制御
プログラムを実行することが可能である。これらの命令
の実行は、典型的に、命令のデコード、データの操作（
即ち、ＡＬＵ及びパラメータメモリ参加）及びデータ操
作ステップの結果に基づいて処理すべき次の命令に対す
るアドレスの発生等が包含される。（本システムのこの
動作モードに対するパイプライン流れ図は第６図に示し
てあり、後に説明する。）制御メモリ部１３内にストア
されている命令は、システム初期化の間にプロセサバス
１１を介してホストコンピュータによってロードされる
。

テストメモリ部１４は１組の命令を有しており、それを
実行することによって、本システムはそれによってＩＣ
がテストされる電気励起レベルにアクセスする一連のテ
ストベクトルを介して迅速にシーケンス動作することが
可能である。制御メモリ部１３と同様に、テストメモリ
部１４内にストアされる命令はシステム初期化の間にプ
ロセサバス１１を介してホストコンピュータによってロ
ードされる。夫々のピンＣテストチャンネル）ｉに対し
て、夫々の電気励起（電圧）レベルに対応する複数個の
デジタルコードがピンテスト入出カニニット３ｏ内に収
納されているドライバメモリモジュール３３の夫々のメ
モリ位置内にストアされる。これらのデジタルコードは
、制御メモリ部１３内にストアされている命令の一部を
形成するプレテスト（テスト前）プログラムの実行の間
この局所的Ｉ１０メモリモジュール３３内に書き込まれ
る。

テストベクトル自身の発生は、メモリ出力リンク１６及
び条件応答論理回路２６に接続されている命令／条件応
答アドレス発生器２５によって実行される。アドレス発
生器２５（これはＡＭＤコーポレーションによって製造
され市販されている２９１０マイクロコードシーケンサ
とすることが可能である）が、論理回路２６によって供
給される任意のシステム条件制御入力と共に、リンク１
６上のメモリ１２から供給される命令の内容をデコード
し、且つそれから実行されるべき次の命令のアドレスに
対応するコードを発生する。このコードはリンク１７を
介してメモリ１２へ接続される。

このコードは又、スイッチ動作可能なテストベクトルラ
ッチ乃至はバッファ３１を介して、ピンチャンネルの各
々に対して夫々のドライブメモリモジュール３３へ印加
する為にピンテストエ／○ユニット３ｏ内のテストベク
トルアドレスバス３２へ接続される。前述した如く、本
システムのアドレス応答動作モードの間、プロセサはＩ
Ｃをテストする為の一連のテストベクトルを発生する。

テストベクトルアドレス発生器２５の動作を介して、メ
モリ（テストメモリ部１４）から命令をアクセスする為
にリンク１７上に発生されるアドレスコードも又、ＩＣ
をテストする為の電気励起レベルが発生されるメモリ１
３内にストアされているデジタルコードをアクセスする
為のテストベクトルとして使用される。即ち、テストメ
モリ部１４内の次の命令のアドレスはテストベクトルと
して動作する。従って、テストメモリ部１４及びドライ
バメモリ３３は発生器２５によって発生される同じアド
レスに応答する。

上述した如く、テストベクトルアドレス発生器２５はメ
モリ１２のテストメモリ部１４から読み出された命令を
デコードし且つ実行されるべき次の命令をアクセスする
と共にピンテスト入出カニニット３ｏ内のチャンネルメ
モリ３３から励起表示コードをアクセスする為に使用さ
れるアドレス信号を発生するので、これらのテストベク
トル（アドレス）はテストベクトルラッチ乃至はバッフ
ァ３１を介して接続される。ラッチ３１は、リンク１６
上を運ばれる情報の一部を形成し且つメモリ１２のどの
部分から命令がアクセスされるかを表すビットを定義す
るアドレス空間に応答する。

これらの命令がテストメモリ部１４からアクセスされる
限り、ラッチ３１はアドレス発生器２５によって発生さ
れる各所たなアドレスを引き続きバッファし続け、その
際にピンテスト入出カニニット３０の夫々のチャンネル
に対してドライバメモリモジュール３３の各々へ印加す
る為にテストアドレス発生器２５によって発生されるア
ドレスコードをテストベクトルアドレスバス３２へ引き
続き接続されることを可能とする。テストベクトルアド
レス発生器２５によって発生されるアドレスコードがテ
ストメモリ部１４内に位置されていないがむしろ制御メ
モリ部１３内に位置されているアドレスに対応し、その
際に引き続くテストベクトルを介してのシーケンス動作
が中断され且つプロセサがその動作をモードエからモー
ドＩＩへ変化させると、現在のテストベクトルラッチ３
１内でバッファされている発生器２５によって発生され
る最後のアドレスコードが、現在実行されている分岐モ
ードＩＩデータ応答動作が完了するとアクセスされる次
のアドレスへのポインタとして、その中に保持乃至はラ
ッチされる。

条件応答論理回路２６は１組の組合せ論理を有しており
、該論理は本システム内の所定の条件をモニタし且つフ
ラッグと同じ表示をテストバク１ヘルアドレス発生器２
５の条件入力端へ供給する。

例えば、夫々のドライバセンサユニット３４からリンク
２７を介して接続される如く、テスト中のデバイスのピ
ンの１つに欠陥条件が存在すると、条件応答論理回路２
６をしてアドレス発生器２５にそのことを通知する。欠
陥が検知されると、アドレス発生器２５がテストメモリ
１４へ更にアクセスすることをアボートし且つ制御メモ
リ部１３内に包含されている出口ルーチンを参照するア
ドレスを発生することによって更にテストを行なうこと
を禁止する。

制御プロセサ２０内には更に電圧制御ユニット２３が設
けられており、該ユニット２３はリンク２４を介してピ
ンテスト入出カニニット３０内のドライバセンサユニッ
ト３４へ接続される。電圧制御ユニット２３はプログラ
ム可能なりＡＣ（デジタル−アナログ変換器）回路を有
することが可能であり、それはバス１１上の電圧設定制
御データに応答し且つリンク２４を介してピンテスト入
出カニニット３０内のドライバ／センサユニット３４の
各々へ対応するアナログ電圧を供給する。

前に簡単に述べた如く、本発明の特徴の１つは、ＤＵＴ
の個々のピンをテストする為に供給される電気励起レベ
ルが供給されるピンドライバ部品内の部品エラーを実効
的に較正することが可能な能力である。電圧制御ユニッ
ト２３はこの較正手順において使用されるランプ動作す
る電圧を供給する為に使用される。電圧制御ユニット２
３がドライバ／センサユニット３４のサンプル・ホール
ド及び比較器回路と共同する態様を第３図を参考により
詳細に説明する。

上述した如く、ピンテスト入出カニニット３０は、複数
個のドライバメモリモジュール３３及び関連するドライ
バ／センサユニット３４を有しており、それらはテスト
されることの可能なデバイスに対し各ピンに対し１つづ
設けられている。第２図において、ＤＵＴのピンｉに対
する夫々のテストチャンネルｉの一部を形成する個々の
ドライバメモリモジュール３３及び個々のドライバ／セ
ンサユニット３４のみが示されている。然し乍ら、注意
すべきであるが、ピンテスト入出カニニット３０は、テ
スト中のデバイスに接続されるべきテストヘッドのピン
数に対応する複数個のこの様なユニットを有している。

従って、６４ピンＤＩＰをテストすることの可能なテス
トヘッドに対して、付加的な６３個のドライバメモリモ
ジュール３３及び関連するドライバ／センサユニット３
４がテストベクトルアドレスバス３２に沿って分布され
る。ドライバ／センサユニット３４内のセンサユニット
（比較器）によってモニタされる夫々のピン上の電圧レ
ベルは、多重動作されるバス２７を介して条件応答論理
回路２６へ供給されるピンテスト応答レベルを発生する
。、従って、６４ピンデバイスの場合、リンク２７がそ
れを介して個々のドライバ／センサユニット３４からリ
ンク２７へ接続される関連するマルチプレクサ回路（不
図示）がある。この様なマルチプレクサ回路は簡単化の
為に第２図中には示されていない。

第３図を参照すると、ドライバ／センサユニット３４が
一対のサンプル・ホールド回路３６及び３７から較正さ
れるものとして示してあり、これらの回路は夫々、上述
した第２図の制御プロセサ２ｏ内の電圧制御ユニット２
３から出力リンク２４のランプ接続部２４Ｒへ接続され
る。リンク２４Ｒは制御プロセサ２０の電圧制御ユニッ
ト２３内のプログラム可能なりＡＣによって発生される
制御可能なランプ電圧を接続させる。このランプ電圧は
必要なスレッシュホールドを確立する為に使用され、そ
れにより所定の電気励起（電圧）レベルの正確な設定を
ＤＵＴの夫々の端子ピンへ与えることが可能である。サ
ンプル・ホールド回路３６は上側スレッシュホールドを
確立する為に使用されており（即ち、集積回路をテスト
する為の論理高レベルの設定の為）、一方サンプル・ホ
ールド回路３７は下側スレッシュホールド電圧を確立す
る為に使用されている（集積回路をテストする為の論理
低レベルを与える為）。サンプル・ホールド回路３６及
び３７の各々の出力は増幅器ドライバ回路３８へ接続さ
れ、該回路３８の出力はリンク４３を介してピンドライ
バ出力スイッチ４４（その詳細は第４図を参照して後に
説明する）へ供給される。スイッチ４４は出力ピンライ
ン３５へ接続されており、該ライン３５はＤＩＰ取り扱
い装置によってテストヘッド内に挿入されているＤＵＴ
のピンコンタクトへ印加する為にテストヘッドの夫々の
端子ピンへアナログ電圧レベル乃至は励起を供給する。

ピンライン３５も比較器４５への入力として接続されて
いる。

比較器４５は、注目のチャンネルに関連するピンにおい
てＣＵＴによって発生される出力をモニタする為に使用
される。典型的に、比較器４５はピンライン３５上の電
圧を夫々リンク２４Ｈ及び２４Ｌの一方のリンク上の上
側又は下側スレッシュホールドと比較し、前述した如く
、プロセサ２０へ印加する為にリンク２７上に合否出力
（スレッシュホールドを越えたか否かに応じて）を供給
する。本発明によれば、比較器４５も、集積回路を適切
にテストする為に注目のピンへ所定の高及び低の論理レ
ベルが選択的に印加され得ることを確保する様に各テス
トチャンネル（特に、ピンドライバ増幅器回路）を較正
する為に使用される。

この為に、比較器４５からの出力リンク２７はラッチ４
６へ接続されている。ラッチ回路４６は夫々リンク４７
及び４８を介して接続される一対の出力端を持っており
、これらは、ラッチ回路２６が比較器４５からリンク２
７上のトグル信号によってトリガされた時にそれに印加
される電圧をサンプル・ホールド回路３６及び３７をし
て保持乃至は維持させる様にさせる為に使用されている
。

ドライバ／センサユニット３４もドライバ／センサユニ
ット内の特定の回路部品を選択的にイネーブルさせる為
の付加的な対のプロセサを基礎とした制御入力を有して
いる。特に、ドライバメモリモジュール３３からの入力
リンク３９はピンドライバ増幅器３８へ接続されてドラ
イバ増幅器３８をして、選択的にサンプル・ホールド回
路３６からの論理高電圧か又はサンプル・ホールド回路
３７内にストアされている論理低電圧の何れかで出力ラ
イン４３を駆動させる様にピンドライバ増幅器３８へ接
続されている。メモリモジュール３３からの入力４ｏは
選択的にドライバ出力スイッッチ４４をイネーブルし、
リンク４３上のピンドライバ増幅器３８の出力をドライ
バセンサユニットの出力ライン３５へ接続させてＤＵＴ
の注目ピンへ印加させる。

亀−生 ドライバ／センサユニット３４は３つのモードの内の１
つのモードで動作する。１：キャリプレート（較正）モ
ード、２：センスモード、３ニドライブモード。

較正モード 前に指摘した如く、本発明の著しい利点の１つは、それ
を介して夫々の論理レベルが集積回路をテストする為に
印加されるドライバ増幅器内の部品エラーに対して補償
する能力があるということである。これらの部品エラー
はドライバ毎に異なリ且つ温度によって変化する。典型
的に、一対の論理レベル電圧（例えば、論理１に対して
は＋５ボルトで論理０に対しては０ボルト）がピンドラ
イバによって集積回路をテストする為のテストヘッド上
の端子コンタクトへ選択的に印加される。

もしこれらの論理電圧をハードワイア構成とした場合に
は、複数個のチャンネル用のドライバ回路の部品のパラ
メータにおける差異はＤＩＰの正確なテスト動作に否定
的な影響を与える。然し乍ら。

本発明によれば、夫々のピンドライバ増幅器の各々にお
ける部品の変動によって導入される電圧エラーは集積回
路へピンに印加されるべき所望の出力電圧を発生する論
理レベル用の所要のＤＣ電圧を確立する較正技術によっ
て実効的に補償される。

ピンに予め定めた高電圧レベルを確立するために（例え
ば、＋５ｖ＝論理１）、高基準レベル電圧（＋　５　Ｖ
）がリンク２４Ｈを介して比較器４５の高基準入力端へ
供給される。次いで、入力リンク２４Ｒを介してランプ
電圧が電圧制御ユニット２３からサンプル・ホールド回
路３６へ印加される。このランプ電圧は、典型的に、サ
ンプル・ホールド回路３６．ピンドライバ３８自身、出
力スイッチ４４等の回路部品による予測可能な範囲のオ
フセットを考慮に入れて、上側即ち高スレッシュホール
ド電圧の近くから開始する。このモードにおいては、出
力スイッチ４５がピンドライバ３８の出力端４３を直接
的にピンライン３５へ接続させる。リンク２４Ｒへ供給
される入力電圧が継続してランプ動作して上昇すると、
比較器４５はライン３５上の電圧をモニタし、該電圧は
リンク２４Ｒ上の入力電圧ランプを追従するが、リンク
２４Ｒからピンライン３５への直列経路内の回路部品に
よるＤＣオフセットによってそれから変位されている。

最近の集積回路部品に対する＋５■の典型的な高論理電
圧レベルに対して、電圧降下即ち変位は１．５ｖのオー
ダであり、従ってランプ電圧２４は約３．５ｖの近傍か
ら正の振幅変動を開始することが可能である。究極的に
、リンク２４Ｒ上のランプ電圧は、リンク２４Ｈを介し
て比較器４５の高基準入力端へ接続されているスレッシ
二ホールドレベル（＋　５　Ｖ）に対応する値へ増加す
るにれが発生すると、比較器４５はトグル動作し、リン
ク２７を介してラッチ回路４６をトリガする出力を供給
する。ラッチ４６の出力端はリンク４７を介してサンプ
ル・ホールド回路３６へ接続されており、サンプル・ホ
ールド回路３６の現在の出力電圧をピンライン３５上で
＋５ｖ高論理レベルを発生する値に維持乃至は保持させ
る。

入力ライン２４Ｒ上のランプは１本回路を動作させる為
に予め確立されている所定の範囲の値に渡って継続して
増加乃至はランプ上昇させる。然し乍ら、サンプル・ホ
ールド回路３６の出力端は上述した電圧に維持される。

この高論理レベル電圧較正手順が完了すると、サンプル
・ホールド回路３７を使用して同様の低レベル較正手順
が行なわれる。

Ｏｖの低論理電圧レベルが論理Ｏに対応すると仮定する
と、入力リンク２４Ｒ上のランプは或る負の電圧近傍か
ら開始し、０へ向かつて正方向へ変化し、究極的にＯｖ
レベルを越える。この場合にも、サンプル・ホールド回
路３７、ドライバ３８及び出力スイッチ４４の回路によ
る電圧降下に起因して、ピンライン３５上の出力と入力
リンク２４Ｒとの間には多少の電圧オフセットがある。

比較器４５はライン３５上のランプ電圧をリンク２４Ｌ
上を供給された低基準スレッシュホールドと比較し、且
つこれら２つの電圧レベルが整合すると、トグル動作す
る。これにより、ラッチ回路４６はリンク４８を介して
サンプル・ホールド回路３７が更にサンプリング動作す
ることをディスエーブルし、従ってサンプル・ホールド
回路３７は、入力ライン３５上の電圧が入力ライン２４
Ｌ上の低電圧レベルと整合した時に（ピンライン３５上
のＯｖ乃至は論理低の意図した値に対応して）比較器４
５をトリガさせる電圧レベルをストアすることを継続す
る。

想起される様に、ＤＩＰが挿入されるテストヘッドの各
ピンと関連して夫々のピンドライバ／センサユニット３
４が設けられている。最大６４ピンＤＩＰ迄テストする
能力を与える為に、ビンテスト入出カニニット３０は、
前に説明した如く、６４個のドライバ／センサ回路を有
している。論理高レベル及び論理低レベルに対する較正
電圧に関する範囲は６４個のドライバ回路の各々に対す
る部品及び温度オフセットをカバーするのに充分である
から、６４個のピンドライバ回路の各々に対して同時的
に較正手順を実施することが可能である。即ち、夫々の
高及び低論理レベル較正テストの各々に対するランプ振
幅変動の間の或る時点において、各夫々の比較器４５は
ライン２７上にトグル出力を発生してサンプル・ホール
ド回路３６及び３７内に所要の電圧レベルを実効的にス
トアし、該電圧レベルは、その特定のチャンネルに対し
てピンライン３５上にピンドライバ増幅器３８をして所
要の論理レベルアナログ電圧を発生させる。その結果、
高及び低論理レベル電圧の両方が各ピンドライバに対し
て確立される較正期間の終了時において、各ドライバセ
ンサユニット３４は、そのサンプル・ホールド回路３６
及び３７内に、夫々、爾後のデバイスのテストにおいて
ドライバスイッチ４４を介して選択的にピンライン３５
ヘスイツチされるべき高及び低電圧レベルを精密に確立
する関連するピンに対して特定のドライバ／センサユニ
ットに独特の電圧値をストアする。

ドライブモード 夫々のチャンネルに対してのドライバ／センサユニット
のドライブ動作モードの間、選択された論理レベル表示
電圧（例えば、論理低に対してＯＶ、論理高に対して＋
５Ｖ）がピンドライバ増幅器３８及びドライバ出力スイ
ッチ４４によってピンドライバライン３５へ供給される
。前に説明した如く、注目の適宜の論理電圧レベルの選
択は、制御プロセサ２０内のテストベクトルアドレス発
生器２５によって発生されるテストベクトルによってア
ドレスされているドライバメモリモジュール３３内の位
置の内容によって制御される。論理高又は低の選択は、
サンプル・ホールド回路３６及び３７の１つにストアさ
れている電圧をピンライン３５へ印加する為に出力スイ
ッチ４４を介して接続するピンドライバ３８への制御ラ
イン３９の状態によって制御される。或る場合には、ピ
ンライン３５は選択的に非ドライブ状態とされる。

この場合、適宜のメモリ位置及びドライバメモリモジュ
ール３３からの制御信号はドライバ出力スイッチ４４へ
の制御ライン４ｏの状態をライン４３をライン３５から
遮断させる様にする。然し乍ら、論理高又は論理低レベ
ルのドライブモードの間、ライン４０上の制御信号はド
ライバ出力スイッチ４４をしてリンク４３をピンライン
３５へ接続させる。

センスモード 本回路のセンス動作モードにおいて、プログラム可能な
基準電圧を比較器４５の入力端におけるリンク２４Ｈ及
び２４Ｌの１つに供給する。比較器４５はＤＵＴからピ
ンライン３５を介して接続されている応答電圧をモニタ
し、且つその応答電圧のレベルに従って出力ライン２７
を介してプロセサ２０へ合否（論理高又は低）を供給す
る。簡単に上述し又以下詳細に説明する如く、ＤＩＰに
関して行なうべき初期テストは、ＤＩＰの各ピンがテス
トヘッドの端子コンタクトとコンタクトしているかどう
かということを決定することである。

このことは、ＤＩＰの両方の電源ピン端子へ論理高ＤＣ
電圧を印加し次いでＤＩＰの他の各ピンにおける残留電
圧をモニタすることによって達成される。経験的な測定
値に基づいて、所定の公差範囲内においてＤＩＰの夫々
のピンに現れると予想される残留電圧は比較器４５によ
って測定される。

残留電圧がリンク２４Ｈ及び２４Ｌ上の高及び低電圧基
準レベルによって確立される公差範囲内にある限り、注
目のピンは所要の残留電圧を発生していると考えられ、
且つ比較器４５は出力ライン２７上に合格を表す論理レ
ベルを供給する。

ピンドライバ出力スイッチ４４を第４図に示してあり、
それは１対のエミッタ接続したスイッチングトランジス
タ６４及び６５を有しており、それらのエミッタはＭＯ
Ｓトランジスタスイッチ５２のゲートへ接続されている
。ピンドライバ増幅器３８からの出力ライン４３はトラ
ンジスタ６４のコレクタへ接続されていると共にプルダ
ウン抵抗。２６の１端≠へ接続されている。抵抗。２６
の他方の端子はトランジスタ６４及び６５の各々のベー
ス及びスイッチ制御ライン４ｏへ接続されている。トラ
ンジスタ６５のコレクタは基準電圧源（ツェナーダイオ
ード）５５の一方の端子へ接続されており、その他方の
端子はピンドライバ出力ライン４３へ接続されている。

ライン４３は更にＭＯＳトランジスタ５２のソースへ接
続されており、一方そのドレインはピンライン３５へ接
続・されている。

前に説明した如く、ＭＯＳスイッチングトランジスタを
使用することは、低出力抵抗を与えて比較的高電流を導
通させながら、ドライバの出力を容易に高インピーダン
ス状態とさせることを可能とする。ＭＯＳスイッチング
トランジスタのゲート対ソース電圧は典型的に１５Ｖの
近傍であるから、ピンドライバ出力ライン４３上のソー
ス接続とゲート制御ライン５４間に電圧制限装置（ここ
では、ツェナーダイオマド５５）を使用して、トランジ
スタ５２がピンドライバ３８の出力を追従することを可
能とする一方、トランジスタ５２のソース対ゲート経路
に渡る電圧差を実効的に制限する。換言すると、ＭＯＳ
トランジスタ５２がオンされると、そのゲートに印加さ
れる電圧は、両者間の差はツェナーダイオード５５のツ
ェナー電圧に制限されているということを除いて、その
ソースに印加される電圧に実効的に追従する。

動作に付いて説明すると、トランジスタ５２をターンオ
ンさせる為には、ターンオン信号がライン４ｏへ供給さ
れ、それは実効的にトランジスタ６５をターンオンし且
つトランジスタ６４をターンオフする。トランジスタ６
５がターンオンされると、ライン５４上の電圧がツナ−
ダイオード５５に供給され、それはツェナー保護電圧（
それはトランジスタ５２のゲートソースブレークダウン
電圧未満）によってトランジスタ５２のソースとゲート
との間の差を制限する。これはピンドライバ３８からの
ライン４３上のドライブ励起をピンライン３５へ接続す
ることを許容する。トランジスタ５２をオフさせる為に
は、ライン４０上の高レベルが低レベルへ状態を変化さ
せ、トランジスタ６４へのベース入力をプルダウンして
トランジスタ６４をターンオンさせる。リンク４３上の
ドライバ出力はトランジスタ５２のゲートへ供給され、
トランジスタ５２をターンオフさせる。

従って、上述したスイッチ制御入力端とツェナーダイオ
ード５５の相互接続を介して、スイッチングトランジス
タ５２は実効的にフロートするので、ドライバの出力電
圧範囲に拘らず、アクティブなスイッチング要素として
ＭＯＳスイッチングトランジスタを使用することが可能
である。

２ノ」Σ禿見。

簡単に上述した如く、本発明によれば、ＤＩＰをテスト
する場合に、それをデバイス取り扱い装置によって挿入
ヘッド内に位置させ、決いでＤＩＰのピンの各々がテス
トヘッドの端子コンタクトとコンタクトしていることを
確かめる為に初期的チェックを行なう。（明らかに、全
てのコンタクトがテストヘッドとコンタクトしているの
でなければ、そのデバイをテストすることは不可能であ
る。）デバイスがテストヘッドとコンタクトしているこ
とを見極めると、配向テストを行なって。

そのデバイスが正常状態ＣＤＩＰのピン＃１がテストヘ
ッドの端子コンタクト＃１と整合）又は反転状態（ＤＩ
Ｐのピン＃１がテストヘッドの端子コンタクト＃１と対
角線上で対向）でテストヘッド内に挿入されているか否
かを決定する。典型的に、複数個のＤＩＰが一連の取り
扱い装置挿入管内に収納されており、それを介してＤＩ
Ｐは１つづつテストヘッドへ供給される。ＤＩＰの物理
的形態は対象的であるから、各ＤＩＰがそのピン番号を
テストヘッドのピン番号と対応して挿入されるとは限ら
ない５本発明によれば、配向チェックを行なってＤＩＰ
が正常状態で挿入されているか又は反転状態で挿入され
ているかを決定し、次いで、この配向テストの結果、適
宜の方向において機能テストを行なうことが可能である
。これらの各テストに付いて以下側々に説明する。

−ユツ」シしド玩」は１乱入上− ＤＩＰの何れかのテストを実施する前に、ＤＩＰのピン
の全て−がテストヘッドの夫々の端子コンタクトとコン
タクトしているかどうかを初期的に決定せねばならない
。本発明によれば、この決定はＤ１．Ｐの端末端子へ所
定の基準電圧（例えば、論理レベル高電圧（＋５Ｖ））
を印加することによって行なうことが可能である。次い
で、端末端子間の残りの端子に付いて残留電圧があるか
ないかをモニタする。比較器は非常に高い入力インピー
ダンスを持っており、それは印加電圧が集積回路を損傷
するのに充分に大きくなること無しに残留電圧を測定す
ることを可能とすると共に測定可能な電圧の形態で大き
さの小さな電流を検知する能力を提供する。このコンタ
クト完全性テストモードにおいて、ピンテスト入出カニ
ニット３０のチャンネルの２つ（ＤＵＴの電源ピンに対
するもの）に対して、ドライバ増幅器３８はＤＩＰの関
連するピンへ印加する為にピンライン３５へ高電圧レベ
ルを供給する。ピンテスト入出カニニット３０のその他
の夫々のチャンネルに関連するＤＩＰの残りのピンは、
所定の残留電圧が存在するか否かを調べる為に比較器４
５によってモニタされる。このデータはリンク２７を介
してプロセサ２０へ供給され、各ピンがテストヘッドと
コンタクトしているか否かを決定する。ＤＩＰが完全に
テストヘッドへ接続していると仮定すると、次に非破壊
的な配向テストが実施される。

１」した玉止− このテストに従って、ドライバ／センサユニット３４か
らのプログラム可能な基準電圧が抵抗を介してＤＩＰの
端末ピンの１つに接続され、一方ＤＩＰの反対側及び対
向端におけるピン端子を使用してＤＩＰ全体のインピー
ダンス測定を行なう。

特に、ＤＩＰの選択したピンへ抵抗を介して所定の低電
圧低電流入力（即ち、２ｖ未満で２　ｍ　Ａ未満）を印
加する。ＤＩＰの第２ピンを基準電圧（例えば、接地）
へ接続し、且っＤＩＰのこれらのピンを横断しての電圧
を測定する。この電圧測定は集積回路の２つの選択した
ピンを横断してのインピーダンスに比例する１次いで、
制御した励起及び測定出力を印加するＤＩＰピン番号を
逆にしてこの手順を繰り返し行なう。即ち、集積回路の
第２ピンへ抵抗を介して低電圧低電流励起を供給する一
方、前記第１ピンを接地接続させ且つＤＩＰを横断して
の電圧を再度測定する。ＤＩＰのその他の残りの全ての
ピンはフロートさせたままとする。ピンの順番を逆にし
て夫々の測定に対して得られたインピーダンスの相対的
値（即ち、Ｚｌ〉Ｚ２又は２２　＞　２□）が前に測定
した既知の許容の集積回路のものと同じであるならば、
集積回路の配向は正常状態であると仮定される。然し乍
ら、この相対的な値が同じでない場合には、集積回路は
不良であるか、違うタイプのものであるか、又は間違っ
た方向に挿入されていると仮定される。

ピン番号の選択によって、インピーダンス測定の値に従
い正常状態又は反転状態の配向状態の決定を容易に実施
することが可能である。ＤＩＰが正しい配向状態で挿入
されているということが決定されると、次の機能テスト
を直ぐに行なうことが可能である。ＤＩＰが正常状態で
挿入されているということが決定されると、ホストコン
ピュータから供給されるＤＩＰの機能テストを行なう為
のテストファイルが、ピンの逆の順番を考慮に入れてメ
モリ１２のテストメモリ部１４内に位置される。これは
、ピン指定アドレスを反転したＤＩＰに対して予め確立
したホストコンピュータ内に機能テストの複写ファイル
をストアすることによって達成される。

量Ｉは［乱Ｚ止− ＤＩＰがテストヘッドのピンの各々とコンタクトしてい
ることが判別され且つその配向が認識されると、ＤＩＰ
の選択したピンへ所定の励起電圧を選択的に印加すると
共にＤＩＰの選択した他のピンにおける応答を測定する
ことによって所定の機能性テストを実施する。この機能
性テストは。

ＤＩＰが使用可能であり且つその後組み立てるべきプリ
ント回路基板の一部として組み込むことが可能であるこ
とを証明するものである。

上記テストの各々及び本システムの動作を実施する場合
に、制御プロセサ２０はホストコンピュータから夫々の
テストファイルを受け取り、その内部メモリ及びピンド
ライバメモリモジュールをイニシャライズし、テスト前
較正手順を行ない、次いでＤＩＰがテストヘッド内に挿
入されるに従いＤＩＰのテストを行なう６前に指摘した
如く、本発明のプロセサのアーキテクチャ−は２つの動
作モードの何れか一方で動作することが可能であり、そ
の１つの動作モードはアドレス応答性であり且つテスト
ベクトルを迅速にシーケンス動作させることを許容し、
他方の動作モードはデータ応答性であり、従ってプロセ
サは従来のデータ応答性パイプライン流れモードで動作
する。

第５図及び第６図は、夫々、これらのモードの各々に対
してプロセサのアーキテクチャ−を介してのパイプライ
ン流れを図示している。

第５図に示した如く、メモリ１２内のテストメモリ空間
１４からアクセスされるテストベクトルを介してシーケ
ンス動作する場合に、アドレス発生器２５はメモリから
の命令及びリンク２７を介して供給される任意の条９件
入力をデコードし、且つそれからアドレスを発生し、そ
のアドレスから次の命令がメモリからアクセスされる。

このアドレスは更にピンテスト入出カニニット２０のチ
ャンネルの各々に対する局所メモリモジュールの各々に
おけるアドレスに対応する。このアドレスに応答して、
各居所的メモリモジュールは夫々の制御コードを出力し
、該コードはドライバセンサユニット３４へ供給されて
選択的に励起電圧を夫々のピンライン３５へ接続させる
。アドレス発生器２５によって発生されるアドレスコー
ドがテストメモリ部１４のアドレス空間内に包含されて
いる命令にアクセスする限り、上述した動作は繰り返し
継続される。このことは、モードエにおける動作速度は
アドレス発生器２５とメモリ１２の間のループ経路にお
いて連続的にアドレスを発生することの可能な速度によ
ってのみ制限されるということを意味する。次のアドレ
スを発生する為のステップ数はデータ応答性動作と相対
的に著しく減少されているので、各テストの速度は著し
く向上され、単位時間当たりのＤＵＴ数における本テス
トシステムの処理能力、は著しく向上される。更に、こ
の動作モードはＩＣへのテスト信号の印加率を最大とす
ることを可能としている。

勿論、その動作過程において、プロセサは、次の命令の
アドレスを計算することが可能である前にデータの操作
を包含する制御計算を行なうことが屡々要求されること
がある。この動作モードに対するパイプライン流れ図を
第６図に示してあり、それは、アドレス発生器２５がメ
モリ１２の制御メモリ選択１３内に存在する命令のアド
レスを発生すると、その命令デコードに応答してデータ
操作が行なわれるということを示している。上述した如
く、アドレスラッチバッファ３１は、或る命令のアドレ
スが制御メモリ部１２内の或る位置を参照すると、アド
レス発生器２５によって発生される最後のアドレスを維
持する。その命令がデコードされると、必要なデータ操
作ステップが実行され（即ち、ＡＬＵ２１及びパラメー
タメモリ２２交換）完了されて、そのデータ操作の結果
はメモリ１２からアクセスされるべき次の命令のアドレ
スに対する基礎を提供する。このモードにおいて、計算
に対する必要性は、第、５図に示したパイプライン流れ
と比較してメモリ１２から命令をアクセスする速度を著
しく遅くさせる。第５図のパイプラインフローにおいて
は、テストベクトルはメモリ１２のテストメモリ部１４
内の連続的なアドレスを介してシーケンス動作させるこ
とによって簡単に発生される。

従って、制御メモリにアクセスすること及びデータ操作
は本システムの全体的な操作能力の一部であるが、テス
トベクトルを介してシーケンス動作させる為にアドレス
を発生することは必要ではない。その代りに、上述した
如く、テストベクトルの発生は単に一連のアドレスを介
してシーケンス動作させることによって達成することが
可能である。これらのアドレスは位置を決定し、その位
置からＤＵＴの夫々のピンに対してテスト励起入力がア
クセスされ且つ本システムの初期値化の間に予め確立さ
れるので、計算の必要性及び第６図のパイプラインフロ
ーにおける如きその際のデータ応答性アドレス発生は解
消される。従って、容易に理解される如く、本発明にお
いて使用されるプロセサのスイッチ可能なパイプライン
アーキテクチャ−は、本プロセサがアドレス応答モード
で動作する場合に、テストベクトルを実行する為及び外
部テスタハードウェアに基づく分岐決定（条件付き論理
回路２６を介しての条件入力）を行なう為の速度を最大
とさせることを可能とする。一方、データ応答動作モー
ドの間、プロセサはモードエ動作の最後のテストベクト
ル（発生されたアドレス）をストアし且つ数値及びデー
タ転送機能を実施することを可能とするデータを基礎と
した動作を行なうことを可能とする。この二重モード能
力は、本発明に、テストの実行中に従来のＣＰＵ機能を
実施する能力を与えると共に、最大のテストベクトル発
生速度で集積回路をテストする能力を与えるものである
。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は８ピンＤＩＰの頂面図、第２図は本発明に基づ
く集積回路テスト装置のブロック図、第３図は第２図に
示した装置のピンドライノ＜／センサユニット３４の概
略ブロック図、第４図は第３図のピンドライバ／センサ
ユニット内に使用されているピンドライバ出力スイッチ
４４の概略図、第５図は制御プロセサのアドレス応答動
作モード（モードエ）のパイプラインシーケンスの流れ
図、第６図は制御プロセサのＣＰＵ／データ応答動作モ
ード（モードＩＩ）を示したパイプラインシーケンスの
流れ図、である。 （符号の説明） １１：プロセサバス １２：メモリユニット １３：制御メモリ部　　　・ １４：テストメモリ部 １５：タイミング制御ユニット ２０：制御プロセサ ２１：演算論理ユニッ、ト ２２：データメモリ ２５ニアドレス発生器 ３０：ピンテスト入出カニニット ３１：バッファ ３２：テストベクトルアドレスバス ３３：ドライバメモリモジュール ３４：ドライバ／センサユニット ４５：比較器 特許出願人　　　　フェアチアイルド　カメラアンド　
インストルメント コーポレーション 図面の浄岱＜ｐ’ｑ容に変更なし） ＦＩＧ　／。 ＦＩＧ、４゜ ＦＩＧ５

Claims (1)

1. 【特許請求の範囲】 １、電気的出力レベルが派生される回路へ電気的入力レ
   ベルを印加することに応答して出力端子へ電気的出力レ
   ベルを供給する装置の操作方法において、前記方法が前
   記電気的出力レベルを所定値に確立するものであり、且
   つ（ａ）前記回路へ電気的入力を供給すると共に前記電
   気的入力のレベルを或る値の範囲に渡って変化させ、（
   ｂ）前記ステップ（ａ）に応答して前記回路の電気的出
   力のレベルをモニタし、且つ前記電気的出力のレベルが
   前記所定値に対応すると、前記電気的入力のレベルの変
   化を終了させ且つその際に前記電気的出力のレベルを前
   記所定値に対応させたレベルに前記電気的入力のレベル
   を確立する、上記各ステップを有することを特徴とする
   方法。 ２、特許請求の範囲第１項において、前記ステップ（ａ
   ）が前記所定値を包含する値の範囲に渡って前記電気的
   入力のレベルをランプ動作させるステップを有すること
   を特徴とする方法。 ３、特許請求の範囲第１項又は第２項において、前記所
   定の電気的出力レベルは電気回路デバイスをテストする
   為に前記デバイスへ接続されるべき所定の電圧レベルに
   対応することを特徴とする方法。 ４、少なくとも１つの電気的出力レベルが派生される回
   路へ少なくとも１つの電気的入力レベルを印加すること
   に応答して出力端子へ前記少なくとも１つの電気的出力
   レベルを選択的に接続させる装置において、前記装置が
   前記少なくとも１つの電気的出力レベルを少なくとも１
   つの夫々の所定値に確立するものであって、且つ或る値
   の範囲に渡って変化する電気的入力を前記回路へ接続さ
   せる第１手段と、前記回路の出力端及び前記第１手段へ
   接続されており前記回路の電気的出力のレベルをモニタ
   すると共に前記電気的出力のレベルが夫々の所定値に対
   応した場合に前記第１手段をして前記電気的出力レベル
   が夫々の所定値に対応する値に維持させる第２手段とを
   有することを特徴とする装置。 ５、特許請求の範囲第４項において、前記少なくとも１
   つの電気的出力レベルは複数個の夫々の出力レベルを有
   しており、前記少なくとも１つの電気的入力レベルは複
   数個の夫々の電気的入力レベルを有しており、且つ前記
   少なくとも１つの夫々の所定値は複数個の夫々の所定値
   を有していることを特徴とする装置。 ６、特許請求の範囲第５項において、前記装置は所定の
   回路デバイスをテストする装置であって、且つ前記回路
   は前記所定の回路デバイスへ印加させるべき複数個の夫
   々の電圧レベルを発生するドライバ回路を具備している
   ことを特徴とする装置。 ７、特許請求の範囲第５項又は第６項において、前記所
   定の回路デバイスは、複数個の電気的端子を持った集積
   回路デバイスを有しており、前記複数個の電気的端子の
   選択したものに前記夫々の電圧レベルが前記装置によっ
   て制御可能に接続されることを特徴とする装置。 ８、特許請求の範囲第６項又は第７項において、変化す
   る前記電気的入力は出力レベルの夫々の所定の値に渡っ
   ての電圧の範囲に渡って変化するランプ入力電圧である
   ことを特徴とする装置。 ９、特許請求の範囲第６項において、前記装置が所定の
   回路デバイスの電気的コンタクト端子へ予め確立した電
   圧レベルを選択的に印加することによって前記デバイス
   をテストする装置を有しており、前記装置が複数個の夫
   々の電圧レベルを供給する為に前記所定の回路デバイス
   の夫々のコンタクト端子と接続すべき適合させた複数個
   の第１及び第２手段を有することを特徴とする装置。 １０、特許請求の範囲第４項乃至第９項の内の何れか１
   項において、前記第１手段は前記変化する電気的入力を
   接続すべく適合させたサンプル・ホールド装置を有して
   おり、前記サンプル・ホールド装置の出力は前記回路の
   入力へ接続されており、且つ前記第２手段は比較器装置
   を有しており、その１入力は前記回路の出力へ接続され
   ており且つその別の入力は夫々の所定値に対応する基準
   電気レベルを受け取るべく接続されており、前記比較器
   装置の出力が前記サンプル・ホールド装置の動作を制御
   することを特徴とする装置。 １１、特許請求の範囲第６項において、前記ドライバ回
   路と前記第２手段との間に接続されており前記ドライバ
   の出力と前記第２手段との間に接続経路を制御して提供
   する第３手段を有することを特徴とする装置。 １２、特許請求の範囲第１１項において、前記第３手段
   が前記ドライバ回路の出力と前記ドライバ回路の出力を
   前記所定の回路装置へ印加する為の電気的接続端子との
   間の回路経路内に接続されている制御可能なスイッチン
   グ装置を有することを特徴とする装置。 １３、特許請求の範囲第１２項において、前記制御回路
   装置がＭＯＳスイッチングトランジスタを有しており、
   そのソース・ドレイン経路は前記ドライバ回路の出力と
   前記電気的接続端子との間の回路経路内に接続されてい
   ることを特徴とする装置。 １４、特許請求の範囲第１３項において、前記制御回路
   装置が前記ドライバ回路の出力を前記ＭＯＳスイッチン
   グトランジスタのゲートへ選択的に接続する手段を有し
   ていることを特徴とする装置。 １５、特許請求の範囲第１４項において、前記ドライバ
   回路の出力に与えられる電圧と相対的に前記ＭＯＳスイ
   ッチングトランジスタのゲートへ印加される電圧を制限
   する手段を有することを特徴とする装置。 １６、ドライバ回路の入力へ印加される電気的入力に応
   答して出力端子へ電気的出力を供給する前記ドライバ回
   路と共に使用する装置において、前記ドライバ回路の出
   力と前記出力端子との間の回路経路内に制御スイッチン
   グ回路が設けられており、前記ドライバ回路の出力が接
   続される入力電極と前記出力端子に接続されている出力
   電極とを具備する制御可能なスイッチング要素であって
   所定の制御入力の印加に応答して前記入力及び出力電極
   との間の前記要素を介して導通経路をイネーブルさせる
   制御電極を具備するスイッチング要素が設けられており
   、且つ前記入力電極と前記制御電極の間に接続されてお
   り前記ドライバ回路の出力における電圧と相対的に前記
   制御電極に印加され且つ前記入力電極へ接続される電圧
   を制限する手段が設けられていることを特徴とする装置
   。 １７、特許請求の範囲第１６項において、前記制御可能
   なスイッチング装置が、前記入力電極に対応するソース
   電極と前記出力電極に対応するドレイン電極と前記制御
   電極に対応するゲート電極とを持ったＭＯＳトランジス
   タを有していることを特徴とする装置。 １８、特許請求の範囲第１６項又は第１７項において、
   前記制限する手段が、前記ドライバ回路の出力と前記Ｍ
   ＯＳトランジスタのゲート電極との間に接続されている
   ツェナーダイオードを有していることを特徴とする装置
   。 １９、特許請求の範囲第１７項において、前記ドライバ
   回路は電圧ホロワドライバ回路を有していることを特徴
   とする装置。 ２０、回路デバイスをテストする装置の動作方法におい
   て、前記回路デバイスは前記デバイスが意図した回路機
   能に従って動作すべく適合されている複数個の端子を具
   備しており、前記方法は前記デバイスの予め選択した特
   性を測定するものであって、且つ、（ａ）前記複数個の
   端子の第１の端子へ第１電気的入力を又前記複数個の端
   子の第２の端子へ第２電気的入力を印加し、（ｂ）その
   際に一対の前記端子間に現れる前記デバイスの所定の電
   気的特性を測定し、（ｃ）前記第２電気的入力を前記第
   １端子へ又前記第１電気的入力を前記第２端子へ印加し
   、（ｄ）その際に一対の前記端子間に現れる前記デバイ
   スの前記所定の電気的特性を測定し、（ｅ）ステップ（
   ｂ）において測定した所定の電気的特性とステップ（ｄ
   ）において測定したものとの間の所定の関係に基づいて
   前記デバイスの前記予め選択した特性を確立する、上記
   各ステップを有することを特徴とする方法。 ２１、特許請求の範囲第２０項において、ステップ（ｂ
   ）において前記所定の電気的特性が測定される前記一対
   の端子がステップ（ｄ）において前記所定の電気的特性
   が測定される前記一対の端子に対応することを特徴とす
   る方法。 ２２、特許請求の範囲第２１項において、前記一対の端
   子が前記第１及び第２端子に対応することを特徴とする
   方法。 ２３、特許請求の範囲第２１項又は第２２項において、
   前記所定の電気的特性は前記第１及び第２端子間の前記
   デバイスによって表されるインピーダンスに対応するこ
   とを特徴とする方法。 ２４、特許請求の範囲第２３項において、前記第１電気
   的入力が第１電圧基準レベルに対応し且つ前記第２電気
   的入力が第２電圧基準レベルに対応することを特徴とす
   る方法。 ２５、特許請求の範囲第２０項において、前記予め選択
   された特性は前記装置と相対的な前記デバイスの物理的
   配向に対応することを特徴とする方法。 ２６、特許請求の範囲第２５項において、前記デバイス
   は多端子ピンパッケージ内に収納されている集積回路デ
   バイスを有していることを特徴とする方法。 ２７、特許請求の範囲第２５項又は第２５項において、
   前記デバイスはデュアルインラインパッケージを収納す
   る集積回路を有しており、その端子ピンは前記装置上の
   端子コンタクトに対応して接続されていることを特徴と
   する方法。 ２８、特許請求の範囲第２０項において、ステップ（ｅ
   ）において、ステップ（ｂ）において測定される電気的
   特性のステップ（ｄ）において測定される電気的特性の
   比を基準比値と比較することを特徴とする方法。 ２９、特許請求の範囲第２８項において、前記予め選択
   した特性は前記装置と相対的な前記デバイスの物理的な
   配向に対応することを特徴とする方法。 ３０、特許請求の範囲第２９項において、ステップ（ｅ
   ）において、測定した比と前記基準比値との間の所定の
   関係に従って前記デバイスの物理的配向状態の方向を確
   立することを特徴とする方法。 ３１、回路デバイスをテストする装置の操作方法におい
   て、前記回路デバイスは複数個の端子を具備しており、
   それを介して前記デバイスはその意図した回路機能に従
   って動作すべく適合されており、且つ前記装置はデバイ
   ス接続機構を具備していてそれにより所定の電気的テス
   トを前記デバイスの端子を介して前記デバイスに行なう
   ものであって、前記方法が前記デバイス接続機構へ供給
   されるデバイスをテストするものであって、且つ、（ａ
   ）前記デバイスの全ての端子が前記デバイス接続機構と
   電気的コンタクトしているか否かを決定し、（ｂ）ステ
   ップ（ａ）に応答して前記デバイスの全ての端子が前記
   デバイス接続機構と電気的コンタクトすることを確立さ
   せると共に前記デバイス接続機構と相対的な前記デバイ
   スの配向を決定し、（ｃ）ステップ（ｂ）で決定した配
   向状態の方向に従って前記デバイスを機能的にテストす
   る、上記各ステップを有することを特徴とする方法。 ３２、特許請求の範囲第３１項において、ステップ（ａ
   ）において、（ａ−１）前記デバイスの端子の少なくと
   も１つの端子に第１所定電気的入力を印加し、（ａ−２
   ）前記デバイスの他の端子の各々において所定の電気的
   特性をモニタし、（ａ−３）前記デバイスの他の端子の
   各々において前記所定の電気的特性が存在することを検
   知するステップ（ａ−２）に応答して前記デバイスの全
   ての端子が前記デバイス接続機構と電気的コンタクトし
   ていることを決定する、上記各工程を有することを特徴
   とする方法。 ３３、特許請求の範囲第３２項において、前記所定の電
   気的入力が第１所定電圧レベルに対応し、且つ前記所定
   の電気的特性が前記デバイスの端子の各々における残留
   電圧レベルに対応することを特徴とする方法。 ３４、特許請求の範囲第３２項又は第３３項において、
   前記ステップ（ａ−１）において前記第１所定電圧レベ
   ルを前記デバイスの複数個の端子へ印加することを特徴
   とする方法。 ３５、特許請求の範囲第３１項、第３２項、又は第３３
   項において、前記ステップ（ｂ）において、（ｂ−１）
   前記複数個の端子の第１の端子へ第１電気的入力を又前
   記複数個の端子の第２の端子へ第２電気的入力を印加し
   、（ｂ−２）一対の前記端子間で前記デバイスによって
   表される所定の電気的特性を測定し、（ｂ−３）前記複
   数個の端子の前記第１の端子へ前記第２電気的入力を又
   前記複数個の端子の前記第２の端子へ前記第１電気的入
   力を印加し、（ｂ−４）一対の前記端子間で前記デバイ
   スによって表される前記所定の電気的特性を測定し、（
   ｂ−５）ステップ（ｂ−２）において測定した所定の電
   気的特性とステップ（ｂ−４）において測定したものと
   の間の所定の関係に基づいて前記デバイス接続機構と相
   対的な前記デバイスの配向状態を決定する、上記各ステ
   ップを有することを特徴とする方法。 ３６、特許請求の範囲第３５項において、各端子対が前
   記第１及び第２端子に対応することを特徴とする方法。 ３７、特許請求の範囲第３６項において、前記第１電気
   的入力が第１電圧基準レベルに対応し、前記第２電気的
   入力が第２電圧基準レベルに対応し、前記所定の電気的
   特性が前記第１及び第２端子間で前記デバイスによって
   表されるインピーダンスに対応することを特徴とする方
   法。 ３８、特許請求の範囲第３７項において、前記デバイス
   は集積回路を収納するデュアルインラインパッケージを
   有しており、そのピン端子は前記デバイス接続機構の対
   応する端子コンタクトへ接続されていることを特徴とす
   る方法。 ３９、特許請求の範囲第３５項、第３６項、又は第３７
   項において、ステップ（ｂ−５）において、ステップ（
   ｂ−２）において測定したインピーダンスのステップ（
   ｂ−４）において測定したインピーダンスに対する比を
   基準比の値と比較することを特徴とする方法。 ４０、回路デバイスをテストする装置において、前記回
   路デバイスは複数個の端子ピンを持っており、それを介
   して前記デバイスはその意図した回路機能に従って動作
   されるべく適合されており、回路デバイスがテストされ
   るべき一連のテスト制御信号を発生する第１手段と、各
   々が前記端子ピンの夫々の１つと関連しており且つ前記
   第１手段によって発生されるテスト制御信号に応答して
   前記端子ピンの前記関連する夫々の１つへ電気的励起信
   号を選択的に印加させる為の複数個の電気的励起表示信
   号をストアすべく適合されている複数個の第２手段とを
   有することを特徴とする装置。 ４１、特許請求の範囲第４０項において、前記第１手段
   はその中に一連のテスト制御命令をストアするメモリ手
   段と、前記メモリ手段内のテスト制御命令に応答するも
   のであり前記メモリ手段からのテスト制御命令をアクセ
   スすると共に前記回路デバイスの端子ピンへ印加する為
   に前記複数個の第２手段に対して夫々の電気的励起表示
   信号をアクセスする為のアクセス信号としてテスト制御
   信号を発生するアドレス発生器手段とを有することを特
   徴とする装置。 ４２、特許請求の範囲第４１項において、前記第２手段
   の各々が前記端子ピンの前記関連する夫々の１つに接続
   すべく適合されておりそこで所定の電気的パラメータを
   モニタするセンサ手段を有することを特徴とする装置。 ４３、特許請求の範囲第４１項又は第４２項において、
   前記アドレス発生器手段は前記アドレス信号としてテス
   ト制御信号を発生する過程において前記センサ手段の所
   定の出力に応答すべく適合されていることを特徴とする
   装置。 ４４、特許請求の範囲第４２項において、前記メモリ手
   段にストアされている前記一連のテスト制御命令は第１
   所定テスト制御命令を有しており、その連続するものに
   応答して、前記アドレス発生器手段が前記第１所定テス
   ト制御命令を収納する前記メモリ手段の部分をアクセス
   すると共に前記第２手段から前記電気的励起表示信号を
   アクセスする為の連続的なテスト制御信号を発生すべく
   適合されていることを特徴とする装置。 ４５、特許請求の範囲第４１項、第４２項、第４３項、
   又は第４４項において、前記第２手段の各々がその夫々
   のメモリ位置に複数個の前記電気的励起表示信号をスト
   アすべく適合されている端子ピンテスト制御メモリを有
   しており、前記メモリ位置は前記アドレス発生器手段に
   よって発生されるアドレス表示テスト制御信号によって
   アドレス可能であることを特徴とする装置。 ４６、特許請求の範囲第４０項乃至第４５項の内の何れ
   か１項において、前記第１手段がデータ処理手段と接続
   されるべく適合されており、前記メモリ手段によってス
   トアされている前記一連のテスト制御命令は前記データ
   処理手段によってなされるべき所定のデータ処理操作に
   関連する第２所定テスト制御命令を有しており、そのデ
   ータ処理操作に応答して、前記メモリ手段からアクセス
   されるべき次のテスト制御命令のアドレスが定義される
   ことを特徴とする装置。 ４７、特許請求の範囲第４６項において、前記第１手段
   は、前記メモリ手段からの前記第２所定テスト制御命令
   の１つをアクセスする為のアドレス信号の発生に応答す
   るものであって前記第１所定テスト制御命令の１つがス
   トアされている前記メモリ手段内にメモリ位置を定義し
   た前記アドレス発生器手段によって発生される最も新し
   いアドレス表示テスト制御信号をストアすることを特徴
   とする装置。 ４８、特許請求の範囲第４０項乃至第４７項の内の何れ
   か１項において、前記第２手段の各々は、前記電気的励
   起表示信号に応答し、その関連する端子ピンへ印加する
   為の電気的励起信号を制御可能に発生するドライバ回路
   手段を有していることを特徴とする装置。 ４９、特許請求の範囲第４８項において、前記第２手段
   の各々が前記ドライバ回路手段の間の本質的な電気的特
   性における差異に拘らず前記第２手段の各全てのドライ
   バ回路手段によって発生される同様の電気的励起信号の
   レベルを確立する為の手段を有することを特徴とする装
   置。 ５０、特許請求の範囲第４９項において、前記第２手段
   の各々が、前記端子ピンの前記関連する夫々の１つと接
   続すべく適合されておりそこで所定の電気的パラメータ
   をモニタするセンサ手段を有することを特徴とする装置
   。 ５１、特許請求の範囲第４９項又は第５０項において、
   前記確立する手段が、前記ドライバ回路手段の各々へ変
   化する電気的入力を接続すると共に、前記センサ手段の
   出力が前記同様の電気的励起信号の１つの所定のレベル
   に到達することに応答して、前記センサ手段の出力が前
   記所定レベルに到達した際に前記変化する電気的信号の
   値に対応する信号をストアする手段を有していることを
   特徴とする装置。 ５２、特許請求の範囲第４８項、第４９項、第５０項、
   又は第５１項において、前記第２手段が前記ドライバ回
   路手段の出力に接続されており、前記ドライバ回路手段
   の出力を前記回路デバイスの関連する端子ピンへ選択的
   に接続させる出力スイッチ手段を有することを特徴とす
   る装置。 ５３、特許請求の範囲第５２項において、前記出力スイ
   ッチ手段はＭＯＳトランジスタを有しており、そのソー
   ス・ドレイン経路は前記ドライバ回路手段の出力と前記
   関連する端子ピンとの間に接続されており、そのゲート
   は前記ドライバ回路手段の出力へ接続されていることを
   特徴とする装置。 ５４、特許請求の範囲第５３項において、前記出力スイ
   ッチ手段は、前記ＭＯＳトランジスタのゲートと前記ド
   ライバ回路手段の出力との間に接続されており、前記ド
   ライバ回路手段の出力における電圧と相対的に前記ゲー
   トに供給される電圧を制限する手段を有することを特徴
   とする装置。 ５５、出力回路デバイスに接続されるべき電気的励起信
   号を発生する装置において、メモリからの命令のアクセ
   スを制御する為にプロセサによって制御される装置を有
   しており、その命令に関する所定の操作を介して前記電
   気的励起信号が発生される装置であって、前記出力回路
   に接続されるべく適合されており印加される貯蔵アクセ
   ス信号に応答して前記出力回路デバイスへ電気的励起信
   号を選択的に印加させる為に複数個の前記電気的励起表
   示信号をストアする為の第１手段と、前記メモリに接続
   されており且つその中にストアされる命令の内容に応答
   するものであり、前記プロセサの第１動作モードに対し
   ては、前記貯蔵アクセス信号を発生して前記貯蔵アクセ
   ス信号を前記メモリに供給してそこから命令をアクセス
   すると共に前記第１手段に供給してそこから電気的励起
   表示信号をアクセスし、且つ、前記プロセサに第２動作
   モードに対しては、前記プロセサの所定のデータ処理操
   作と関連する命令を前記メモリからアクセスする為のア
   ドレス信号を発生しその処理操作に応答して前記メモリ
   からアクセスされるべき次の命令のアドレスを定義する
   第２手段とを有することを特徴とする装置。 ５６、特許請求の範囲第５５項において、前記第２手段
   は、前記プロセサの前記第２動作モードに応答し、前記
   プロセサの前記第１動作モードの間に発生される最も新
   しい貯蔵アクセス信号をストアする手段を有することを
   特徴とする装置。 ５７、特許請求の範囲第５５項において、前記第１手段
   は複数個のメモリ手段を有しており、その各々は前記出
   力回路デバイスへ電気的励起信号を選択的に印加させる
   為の夫々複数個の電気的励起表示信号をストアすべく適
   合されており、且つ前記第２手段によって発生される各
   貯蔵アクセス信号は共通に前記メモリ手段の各々へ印加
   されることを特徴とする装置。 ５８、特許請求の範囲第５７項において、前記出力回路
   デバイスは多端子回路デバイスを有しており、その夫々
   の端子へ前記電気的励起信号が前記出力回路デバイスを
   テストする為に印加されることを特徴とする装置。