JPH04339278A - 回路基板検査方法 - Google Patents
回路基板検査方法Info
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- JPH04339278A JPH04339278A JP3139755A JP13975591A JPH04339278A JP H04339278 A JPH04339278 A JP H04339278A JP 3139755 A JP3139755 A JP 3139755A JP 13975591 A JP13975591 A JP 13975591A JP H04339278 A JPH04339278 A JP H04339278A
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- 238000000034 method Methods 0.000 title claims description 12
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- 238000005259 measurement Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
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- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
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Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、特に電子部品等が装
着された実装基板におけるバスラインのパターンショー
ト、又はパターン切れ(切断)等の有無を検出する回路
基板検査方法に関するものである。
着された実装基板におけるバスラインのパターンショー
ト、又はパターン切れ(切断)等の有無を検出する回路
基板検査方法に関するものである。
【0002】
【従来の技術】電子計測器等においては一般に入力信号
を測定する測定部と、その動作を制御したり測定値を演
算して表示したりする制御部を備えており、その一例が
図6に示されている。
を測定する測定部と、その動作を制御したり測定値を演
算して表示したりする制御部を備えており、その一例が
図6に示されている。
【0003】すなわち制御部1は、例えば各部の動作を
制御するとともに測定部10にて得た測定値を演算する
CPU2と、所定の検査プログラムを保持するROM3
、測定値の演算等に利用するRAM4、測定部10との
間で制御命令や測定データの受け渡しをする出力ポート
5と入力ポート6、測定結果を表示する表示部7、及び
データバス8、コントロールバス9を備えている。
制御するとともに測定部10にて得た測定値を演算する
CPU2と、所定の検査プログラムを保持するROM3
、測定値の演算等に利用するRAM4、測定部10との
間で制御命令や測定データの受け渡しをする出力ポート
5と入力ポート6、測定結果を表示する表示部7、及び
データバス8、コントロールバス9を備えている。
【0004】上記制御部1において、CPU2ないし入
力ポート6と表示部7の図示しない制御用ICとは例え
ば同一基板に装着され、同表示部7の図示しない発光手
段は装置のパネル等に取り付けられている。また、デー
タバス8とコントロールバス9は上記基板上に回路パタ
ーンとして形成されている。
力ポート6と表示部7の図示しない制御用ICとは例え
ば同一基板に装着され、同表示部7の図示しない発光手
段は装置のパネル等に取り付けられている。また、デー
タバス8とコントロールバス9は上記基板上に回路パタ
ーンとして形成されている。
【0005】測定部10は、例えば上記制御部1とは別
の基板に所定の部品が装着され、制御部1に接続するバ
スパターンが同基板上に形成されている。このような実
装基板の検査には一般にインサーキットテスタと称され
る回路基板検査装置が利用され、検査仕様などに指示さ
れた各測定点を同装置にて逐一測定するようになってい
る。
の基板に所定の部品が装着され、制御部1に接続するバ
スパターンが同基板上に形成されている。このような実
装基板の検査には一般にインサーキットテスタと称され
る回路基板検査装置が利用され、検査仕様などに指示さ
れた各測定点を同装置にて逐一測定するようになってい
る。
【0006】
【発明が解決しようとする課題】上記の検査方法におい
ては通常、基板に装着された全部品の特性がそれぞれ個
々に測定できるように各測定点の位置が定められており
、この測定を実行すれば不良箇所が確実に検出できると
いう長所を有している。
ては通常、基板に装着された全部品の特性がそれぞれ個
々に測定できるように各測定点の位置が定められており
、この測定を実行すれば不良箇所が確実に検出できると
いう長所を有している。
【0007】しかしながら高密度実装の基板などにおい
ては、1つの基板の測定が終わるまでにかなりの手間と
時間がかかる。そのため検査装置が稼働中は他の基板が
待ち状態にされ、それによる損失が大きくなって好まし
くない。
ては、1つの基板の測定が終わるまでにかなりの手間と
時間がかかる。そのため検査装置が稼働中は他の基板が
待ち状態にされ、それによる損失が大きくなって好まし
くない。
【0008】この発明は上記の事情を考慮し、待ち時間
による損失を少なくするためになされたもので、その目
的は、被検査基板の制御部がその有する機能を用いて自
分自身のバスラインの良否を検査する回路基板検査方法
を提供することにある。
による損失を少なくするためになされたもので、その目
的は、被検査基板の制御部がその有する機能を用いて自
分自身のバスラインの良否を検査する回路基板検査方法
を提供することにある。
【0009】
【課題を解決するための手段】この発明の実施例が示さ
れている図1を参照すると、制御部1は例えばCPU2
ないしコントロールバス9にて前記従来例の制御部(図
5)とほぼ同様に構成されている。図示しない外部には
同制御部1にて動作が制御されるような装置が接続され
、例えば前記従来例の測定部(図5)でもよく、または
他の装置を機械的に駆動するモータ類であってもよい。
れている図1を参照すると、制御部1は例えばCPU2
ないしコントロールバス9にて前記従来例の制御部(図
5)とほぼ同様に構成されている。図示しない外部には
同制御部1にて動作が制御されるような装置が接続され
、例えば前記従来例の測定部(図5)でもよく、または
他の装置を機械的に駆動するモータ類であってもよい。
【0010】上記の課題を解決するため、この制御部1
には下記(1),(2)に示す機能、手段が備えられて
いる。
には下記(1),(2)に示す機能、手段が備えられて
いる。
【0011】(1)ROM3には例えば装置本来の制御
プログラムのほか、制御部自体でそのバスラインを検査
するための検査用信号発生プログラムが備えられている
。
プログラムのほか、制御部自体でそのバスラインを検査
するための検査用信号発生プログラムが備えられている
。
【0012】(2)出力ポート5と入力ポート6間には
、例えば両ポートの対応する各バスライン端子間を接続
するリレー11が設けられている。
、例えば両ポートの対応する各バスライン端子間を接続
するリレー11が設けられている。
【0013】
【作用】データバス8が例えば8本のラインを有する場
合には、0,1で構成した8ビットの検査用信号データ
をまずRAM4に設定する。次に例えばリレー11をオ
ンにして出力ポート5と入力ポート6の各ラインを接続
する。
合には、0,1で構成した8ビットの検査用信号データ
をまずRAM4に設定する。次に例えばリレー11をオ
ンにして出力ポート5と入力ポート6の各ラインを接続
する。
【0014】CPU2は例えばROM3の検査プログラ
ムに従ってRAM4の信号データを表示部7に表示し、
1ライン当り1ビットで順次出力ポート5の各ラインに
加える。これにより、上記加えられた信号データはリレ
ー11から入力ポート6を経てバスライン8に入り込む
。
ムに従ってRAM4の信号データを表示部7に表示し、
1ライン当り1ビットで順次出力ポート5の各ラインに
加える。これにより、上記加えられた信号データはリレ
ー11から入力ポート6を経てバスライン8に入り込む
。
【0015】CPU2は例えばこのバスラインに入った
信号データを取り込んで上記表示部7に表示するととも
に、加えた原信号データと比較する。この場合、原信号
データのビットレベル0又は1に対してバスラインから
取り込んだ信号データのビットレベルの一致、不一致に
より各ラインにおける異常の有無を検出することができ
る。
信号データを取り込んで上記表示部7に表示するととも
に、加えた原信号データと比較する。この場合、原信号
データのビットレベル0又は1に対してバスラインから
取り込んだ信号データのビットレベルの一致、不一致に
より各ラインにおける異常の有無を検出することができ
る。
【0016】
【実施例】まず第1実施例について説明する。図2を併
せて参照すると、同図(A)に示すように例えば出力ポ
ート5と入力ポート6は図示しない外部へそれぞれOU
T1〜OUT8、及びIN1〜IN8の8ラインにて接
続されるようになっており、上記両ポートは制御部1内
の図示しない回路基板に形成された8本のバスライン8
にて互いに接続されている。
せて参照すると、同図(A)に示すように例えば出力ポ
ート5と入力ポート6は図示しない外部へそれぞれOU
T1〜OUT8、及びIN1〜IN8の8ラインにて接
続されるようになっており、上記両ポートは制御部1内
の図示しない回路基板に形成された8本のバスライン8
にて互いに接続されている。
【0017】また、両ポート5,6間には例えばリレー
11が上記基板に対して着脱可能に取り付けられ、その
オン、オフにより両ポートの対応するライン端子間が閉
成又は開放されるようになっている。ここで、OUT8
及びIN8を上位ビットライン、OUT1及びIN1を
下位ビットラインとする。なお、上記バスライン8に接
続されているCPU2,ROM3,RAM4、表示部7
については、図面を見やすくするため記載を省略してあ
る。
11が上記基板に対して着脱可能に取り付けられ、その
オン、オフにより両ポートの対応するライン端子間が閉
成又は開放されるようになっている。ここで、OUT8
及びIN8を上位ビットライン、OUT1及びIN1を
下位ビットラインとする。なお、上記バスライン8に接
続されているCPU2,ROM3,RAM4、表示部7
については、図面を見やすくするため記載を省略してあ
る。
【0018】いま、例えばRAM4に検査用信号として
AA(H)すなわち10101010(B)と55(H
)すなわち01010101(B)を設定し、リレー1
1をオンにしてまずこの信号データAA(H)を表示部
7に表示する。その状態を図2(B)の左端欄に示す。 次にこのデータを例えば出力ポート5側の各ラインOU
T8〜OUTに1ビットずつ与え、リレー11を経て入
力ポート6側からRAM4に取り込む。
AA(H)すなわち10101010(B)と55(H
)すなわち01010101(B)を設定し、リレー1
1をオンにしてまずこの信号データAA(H)を表示部
7に表示する。その状態を図2(B)の左端欄に示す。 次にこのデータを例えば出力ポート5側の各ラインOU
T8〜OUTに1ビットずつ与え、リレー11を経て入
力ポート6側からRAM4に取り込む。
【0019】ここで、例えばバスライン8の2番目と3
番目のラインがはんだブリッジでショートしていたとす
ると、入力ポート6の3番目のラインIN3から取り込
んだデータは図2(B)の第2欄に示すように例えばロ
ジックレベル1(*印)となる。
番目のラインがはんだブリッジでショートしていたとす
ると、入力ポート6の3番目のラインIN3から取り込
んだデータは図2(B)の第2欄に示すように例えばロ
ジックレベル1(*印)となる。
【0020】CPU2は入力ポート6から取り込んだこ
れらのデータを表示部7に表示するとともに、同図2(
B)の左端欄に示す原信号データと比較し、上記ライン
IN3のデータ1については例えば表示部7にErr−
Hi3 なるエラー表示をする。この表示例を図4の(B)に示
す。上記はラインIN3に現れる電圧が例えば入力ポー
ト側のスレショルドレベルより高かった場合であって、
それより低い場合にはIN2とIN3のレベルはともに
「0」としてRAM4に取り込まれ、IN2のデータ「
0」に対して例えば図4(A)に示すようにErr−L
o2 なるエラー表示がなされる。
れらのデータを表示部7に表示するとともに、同図2(
B)の左端欄に示す原信号データと比較し、上記ライン
IN3のデータ1については例えば表示部7にErr−
Hi3 なるエラー表示をする。この表示例を図4の(B)に示
す。上記はラインIN3に現れる電圧が例えば入力ポー
ト側のスレショルドレベルより高かった場合であって、
それより低い場合にはIN2とIN3のレベルはともに
「0」としてRAM4に取り込まれ、IN2のデータ「
0」に対して例えば図4(A)に示すようにErr−L
o2 なるエラー表示がなされる。
【0021】信号データAA(H)による検査が終わっ
たならば、次に信号データ55(H)を用いて上記と同
様の検査を行なう。その一例を図2の右側すなわち第3
欄と右端欄に示す。第3欄は表示部7に表示された検査
用の原信号データであり、この信号データが出力ポート
5に加えられる。右端欄は入力ポート6からRAM4に
取り込んだデータであり、ラインIN2のロジックレベ
ル1(*印)に対して例えば Err−Hi2 なるエラー表示がなされる。上記はラインIN2に現れ
る電圧が例えば入力ポート側のスレショルドレベルより
高かった場合であるが、それより低い場合にはIN2と
IN3はともに「0」としてRAM4に取り込まれ、I
N3のデータ「0」に対して Err−Lo3 なるエラー表示がなされる。
たならば、次に信号データ55(H)を用いて上記と同
様の検査を行なう。その一例を図2の右側すなわち第3
欄と右端欄に示す。第3欄は表示部7に表示された検査
用の原信号データであり、この信号データが出力ポート
5に加えられる。右端欄は入力ポート6からRAM4に
取り込んだデータであり、ラインIN2のロジックレベ
ル1(*印)に対して例えば Err−Hi2 なるエラー表示がなされる。上記はラインIN2に現れ
る電圧が例えば入力ポート側のスレショルドレベルより
高かった場合であるが、それより低い場合にはIN2と
IN3はともに「0」としてRAM4に取り込まれ、I
N3のデータ「0」に対して Err−Lo3 なるエラー表示がなされる。
【0022】次に第2実施例について説明する。図3を
参照すると、同図(A)は例えばデータバス8の3番目
のバスライン、すなわち出力ポート5のOUT3と入力
ポート6のIN3を結ぶラインがパターン切れなどで断
線している場合である。
参照すると、同図(A)は例えばデータバス8の3番目
のバスライン、すなわち出力ポート5のOUT3と入力
ポート6のIN3を結ぶラインがパターン切れなどで断
線している場合である。
【0023】上記第1実施例の場合と同様に、まず出力
ポート5側の各ラインに検査用信号データAA(H)を
加え、入力ポート6側の対応するラインに現れる電圧を
RAM4に取り込んで検査用の原信号データとレベルの
一致、不一致を比較し、次に検査用信号データ55(H
)を用いて上記と同様のレベル比較を行なう。そのデー
タ比較の例を同図3の(B)に示す。
ポート5側の各ラインに検査用信号データAA(H)を
加え、入力ポート6側の対応するラインに現れる電圧を
RAM4に取り込んで検査用の原信号データとレベルの
一致、不一致を比較し、次に検査用信号データ55(H
)を用いて上記と同様のレベル比較を行なう。そのデー
タ比較の例を同図3の(B)に示す。
【0024】この例においては信号データ55(H)を
用いた場合、右端欄の*印が付されている3番目のバス
ラインに異常があることが検出されている。すなわち断
線の場合にはレベル1のデータをIN3からRAM4に
取り込むことぎできず、メモリの内容は常に「0」とな
る。
用いた場合、右端欄の*印が付されている3番目のバス
ラインに異常があることが検出されている。すなわち断
線の場合にはレベル1のデータをIN3からRAM4に
取り込むことぎできず、メモリの内容は常に「0」とな
る。
【0025】なお、バスの各ラインに異常が無ければ検
査用の原信号データと入力ポート6からRAM4に取り
込んだデータとは一致し、表示部7には例えば図4(C
)に示すように GO−io なる表示がなされ、入力出ポート間のバスラインが正常
であることを知らせるようになっている。ちなみに図5
には上記検査方法の手順を流れ線図で表した一例が示さ
れている。
査用の原信号データと入力ポート6からRAM4に取り
込んだデータとは一致し、表示部7には例えば図4(C
)に示すように GO−io なる表示がなされ、入力出ポート間のバスラインが正常
であることを知らせるようになっている。ちなみに図5
には上記検査方法の手順を流れ線図で表した一例が示さ
れている。
【0026】
【効果】以上、詳細に説明したようにこの発明において
は、例えばCPU、メモリ、入出力ポート、及び表示手
段を備えた制御部等の基板については、その制御機能を
利用して自己のバスラインの良否を検査するようになっ
ている。
は、例えばCPU、メモリ、入出力ポート、及び表示手
段を備えた制御部等の基板については、その制御機能を
利用して自己のバスラインの良否を検査するようになっ
ている。
【0027】すなわち、入力ポートと出力ポート間に例
えばリレーを付加して両ポートの対応するラインを接続
し、出力ポートの各ラインに1ライン1ビットずつライ
ン数がn本であればnビットの検査用信号を加える。
えばリレーを付加して両ポートの対応するラインを接続
し、出力ポートの各ラインに1ライン1ビットずつライ
ン数がn本であればnビットの検査用信号を加える。
【0028】この加えた信号に対する応答信号を入力ポ
ートからそれぞれのバスラインを介して例えばメモリに
取り込み、そのロジックレベルを上記加えた検査用信号
のレベル1又は0と比較して一致しているか否かにより
不良箇所が存在するラインを検出するようになっている
。
ートからそれぞれのバスラインを介して例えばメモリに
取り込み、そのロジックレベルを上記加えた検査用信号
のレベル1又は0と比較して一致しているか否かにより
不良箇所が存在するラインを検出するようになっている
。
【0029】この場合、不良ラインを確実に検出するた
め上記検査用信号はnビットの任意のデータと、例えば
その1の補数すなわち前者のデータの1又は0のレベル
を反転したデータとを用いるようになっている。
め上記検査用信号はnビットの任意のデータと、例えば
その1の補数すなわち前者のデータの1又は0のレベル
を反転したデータとを用いるようになっている。
【0030】上記の検査で「不良」と判定されたバスラ
インは例えば目視にてラインの不良箇所を探索し、適宜
修理を加えたのち制御部以外の他の基板と同様に回路基
板検査装置にて通常の部品測定が行なわれる。
インは例えば目視にてラインの不良箇所を探索し、適宜
修理を加えたのち制御部以外の他の基板と同様に回路基
板検査装置にて通常の部品測定が行なわれる。
【0031】したがってこの発明によると、回路基板検
査装置が稼働しているとき制御部の基板はそれ自体で同
基板のバスラインを検査することが可能となり、時間待
ち等による損失を少なくして検査作業の効率向上に大き
く貢献することができる。
査装置が稼働しているとき制御部の基板はそれ自体で同
基板のバスラインを検査することが可能となり、時間待
ち等による損失を少なくして検査作業の効率向上に大き
く貢献することができる。
【図1】この発明を適用した制御部の構成を示すブロッ
ク線図。
ク線図。
【図2】第1実施例としての制御部内のバスラインにお
ける不良検出例の説明図。
ける不良検出例の説明図。
【図3】第2実施例としての制御部内のバスラインにお
ける不良検出例の説明図。
ける不良検出例の説明図。
【図4】バスラインに対する良、不良判定の表示例説明
図。
図。
【図5】この発明に係る基板検査方法の手順の一例を示
すフローチャート。
すフローチャート。
【図6】従来の基板検査方法が適用されている装置の構
成を示すブロック線図。
成を示すブロック線図。
1 制御部
2 CPU
3 ROM
4 RAM
5 出力ポート
6 入力ポート
7 表示部
8 データバスライン
11 リレー
Claims (1)
- 【請求項1】 基板検査用の信号発生プログラムを有
するROM3、所定の検査用信号データを保持するRA
M4、出力ポート5、入力ポート6、表示手段7、及び
上記各部の動作を制御するCPU2が回路基板に装着さ
れ、同基板に形成されたn本のデータバスライン8にて
上記各部が接続されている制御部1における回路基板検
査方法において、上記出力ポート5と入力ポート6の対
応するn個のライン端子をそれぞれ接続するリレー11
を有し、同リレー11を導通させた状態において、上記
RAM4から出力ポート5のライン端子の各々へ1ビッ
トずつ1,0からなるnビットの検査用信号データを発
し、該信号と上記入力ポート6の各ライン端子からそれ
ぞれのバスライン8を介して取り込んだ応答信号のロジ
ックレベルとを比較し、次に、上記RAM4から上記検
査用信号の各ビットレベルを反転した信号データを発し
、該信号と上記入力ポート6の各ライン端子からそれぞ
れのバスライン8を介して取り込んだ応答信号のロジッ
クレベルとを上記と同様に比較するとともに、各ビット
レベルの一致、不一致により上記基板の当該バスライン
における異常の有無を検出することを特徴とする回路基
板検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3139755A JPH04339278A (ja) | 1991-05-15 | 1991-05-15 | 回路基板検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3139755A JPH04339278A (ja) | 1991-05-15 | 1991-05-15 | 回路基板検査方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04339278A true JPH04339278A (ja) | 1992-11-26 |
Family
ID=15252636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3139755A Pending JPH04339278A (ja) | 1991-05-15 | 1991-05-15 | 回路基板検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04339278A (ja) |
-
1991
- 1991-05-15 JP JP3139755A patent/JPH04339278A/ja active Pending
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Date | Code | Title | Description |
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A02 | Decision of refusal |
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