JPS6324349A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
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- JPS6324349A JPS6324349A JP16554186A JP16554186A JPS6324349A JP S6324349 A JPS6324349 A JP S6324349A JP 16554186 A JP16554186 A JP 16554186A JP 16554186 A JP16554186 A JP 16554186A JP S6324349 A JPS6324349 A JP S6324349A
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- cpu
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- 239000013256 coordination polymer Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 101150073133 Cpt1a gene Proteins 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
複数のＣＰＵが１個でかつ共有の記憶回路を使用し、デ
ータの処理及びＣＰＵ間でのデータの転送を行う場合の
ＣＰＵと記憶回路間の転送制御にかかるもので特に高速
信号処理及びデータの長さに無関係な処理に関するもの
である。
ータの処理及びＣＰＵ間でのデータの転送を行う場合の
ＣＰＵと記憶回路間の転送制御にかかるもので特に高速
信号処理及びデータの長さに無関係な処理に関するもの
である。
（従来の技術）
複数のｃｐυが１個の共有記憶装置を使用する場合のメ
モリアクセス回路の例を第３図に示す。第３図は３個の
ＣＰＵを使用する例である。１，２．３はＣＰＵ 、４
はメモリ制御回路（ＣＮＴ）、５はメモリアドレス設定
パルスの切替回路（ＳＷＡ）、６はメモリアドレスのカ
ウンタ（ＡＤ＞、７は記憶器ＣＦ’ｌＲ）の書込み読出
しパルスの切替回路（ＳＷＢ） 、なお１６はメモリア
ドレス設定パルス（５）とデータの書込み、続出パルス
切替回路（７）の信号回路、８は記憶器（ＭＲ）である
。また９はＣＰＩＩ（１，２，３）とアドレスカウンタ
（６）及び記憶器（ＭＲ）＜８１の間のデータ授受を行
うデータバスである。これらの動作は以下のようである
。
モリアクセス回路の例を第３図に示す。第３図は３個の
ＣＰＵを使用する例である。１，２．３はＣＰＵ 、４
はメモリ制御回路（ＣＮＴ）、５はメモリアドレス設定
パルスの切替回路（ＳＷＡ）、６はメモリアドレスのカ
ウンタ（ＡＤ＞、７は記憶器ＣＦ’ｌＲ）の書込み読出
しパルスの切替回路（ＳＷＢ） 、なお１６はメモリア
ドレス設定パルス（５）とデータの書込み、続出パルス
切替回路（７）の信号回路、８は記憶器（ＭＲ）である
。また９はＣＰＩＩ（１，２，３）とアドレスカウンタ
（６）及び記憶器（ＭＲ）＜８１の間のデータ授受を行
うデータバスである。これらの動作は以下のようである
。
第３図において各ＣＰＵ（１，２，３）のいずれかと記
憶器（ＭＲ）＋８１との間にデータ転送が必要になると
、メモリ制御回路（ＣＮＴ） （４）に対しメモリの書
込み又は読出し要求を各ＣＰ［Ｉから前記制御回路（４
）へ要求信号線１０．１２及び１４を経て要求信号を出
力する、前記制御回路（４）はこれに対する許可信号線
１１．１３及び１５を経由して各ＣＰＵ（１２，３）に
対しメモリ（８）の使用の許可を与える。以上は各ＣＰ
ｕとメモリ（８）との関係に衝突がない場合であるが、
次に複数のＣＰＵからのメモリ使用が重複した場合は次
のように処理される。
憶器（ＭＲ）＋８１との間にデータ転送が必要になると
、メモリ制御回路（ＣＮＴ） （４）に対しメモリの書
込み又は読出し要求を各ＣＰ［Ｉから前記制御回路（４
）へ要求信号線１０．１２及び１４を経て要求信号を出
力する、前記制御回路（４）はこれに対する許可信号線
１１．１３及び１５を経由して各ＣＰＵ（１２，３）に
対しメモリ（８）の使用の許可を与える。以上は各ＣＰ
ｕとメモリ（８）との関係に衝突がない場合であるが、
次に複数のＣＰＵからのメモリ使用が重複した場合は次
のように処理される。
先に要求のあったＣＰＵに使用許可を与え、そのデータ
の転送の終了後、別のＣＰＵに使用許可を与えるという
ものである。このようにＣＰ［Ｉとメモリ（８）間の転
送を制御するメモリ制御回路（４）はアドレスカウンタ
（６）の設定パルス及びメモ１月８）の書込み。
の転送の終了後、別のＣＰＵに使用許可を与えるという
ものである。このようにＣＰ［Ｉとメモリ（８）間の転
送を制御するメモリ制御回路（４）はアドレスカウンタ
（６）の設定パルス及びメモ１月８）の書込み。
読出しパルスの動作も制御し、ＣＰＵの出力がアドレス
カウンタ（６）及びメモ１月８）に接続人力されるよう
に、これらに関係する切替回路（５）及び（７）の制御
も行う。メモ１月８）の書込み読出しの手順はメモリ（
８）の使用許可を得た後、データバス（９）を経由して
アドレスカウンタ（６）にメモリのアドレスをセットし
、その後にデータバス（９）を経由してメモ１月８）の
書込み読出しを行うものである。アドレスカウンタ（６
）はメモ１月８）の書込み又は続出しごとに一つずつカ
ウントアツプされる。
カウンタ（６）及びメモ１月８）に接続人力されるよう
に、これらに関係する切替回路（５）及び（７）の制御
も行う。メモ１月８）の書込み読出しの手順はメモリ（
８）の使用許可を得た後、データバス（９）を経由して
アドレスカウンタ（６）にメモリのアドレスをセットし
、その後にデータバス（９）を経由してメモ１月８）の
書込み読出しを行うものである。アドレスカウンタ（６
）はメモ１月８）の書込み又は続出しごとに一つずつカ
ウントアツプされる。
以上により任意の長さのデータを連続的に書込み又は読
出しできる。第４図は第３図の回路の動作タイムチャー
トでＣＰＵ （１１からのデータ転送要求とＣＰＵ （
２１からのデータ転送要求が重複した場合の例を示し、
ともにメモリ（８）への書込みを行うものとする。
出しできる。第４図は第３図の回路の動作タイムチャー
トでＣＰＵ （１１からのデータ転送要求とＣＰＵ （
２１からのデータ転送要求が重複した場合の例を示し、
ともにメモリ（８）への書込みを行うものとする。
第４図のａ波形はシステムのタイミングクロック、ｂ波
形はＣＰＵ （１１からのデータ転送要求信号０１ｍ。
形はＣＰＵ （１１からのデータ転送要求信号０１ｍ。
Ｃ波形はＣＰＵ （１１へのメモリ制御回路（４）から
の許可信号αυ、ｄ波形はＣＰＵ （２１からのデータ
転送要求信号＠、Ｃ波形はＣＰＵ （２１へのメモリ制
御回路（４）からの許可信号０国、ｌ波形はＣＰＵ （
１）からデータバス（９）への出力、ｇ波形はＣＰＵ
（１１からのメモリアドレス設定パルス、ｈ波形はＣＰ
Ｕ （１）からのメモリ書込みパルス、ｌ波形はＣＰＵ
（２１からデータバスへの出力、ｌ波形はＣＰＵ （
２１からのメモリアドレス設定パルス、ｌ波形はＣＰＵ
（２）からのメモリ書込みパルス、ｌ波形はデータバ
ス（９）上のデータである。ＣＰＵ （１１からのデー
タ伝送要求す波形に対してはメモ１月８）が空状態にあ
るので、直ちに転送の許可が与えられメモリアドレス設
定パルスｇ波形によってアドレスが設定され（−１１Ｊ
−）、書込みパルスｈ波形によりデータがメモリ（８）
に書込まれる（−ロロ直ロロー）、このようにＡはアド
レスデータ、Ｄは書込みデータを示している。ＣＰＵ
（１１がＣ波形によりメモＩ月８）にデータバス（９）
からデータ書込み中ＣＰＵ ｆ２１からデータ転送要求
ｄ波形があってもメモリ（８）が稼動中であるので直ち
にはＣＰＵ （２）に許可が与えられずＣ波形に示すと
おりＣＰｔ１ （１１の転送が終了してｂ波形が解除さ
れ後に許可されＣＰＵ （２＋に関係するｌ波形。
の許可信号αυ、ｄ波形はＣＰＵ （２１からのデータ
転送要求信号＠、Ｃ波形はＣＰＵ （２１へのメモリ制
御回路（４）からの許可信号０国、ｌ波形はＣＰＵ （
１）からデータバス（９）への出力、ｇ波形はＣＰＵ
（１１からのメモリアドレス設定パルス、ｈ波形はＣＰ
Ｕ （１）からのメモリ書込みパルス、ｌ波形はＣＰＵ
（２１からデータバスへの出力、ｌ波形はＣＰＵ （
２１からのメモリアドレス設定パルス、ｌ波形はＣＰＵ
（２）からのメモリ書込みパルス、ｌ波形はデータバ
ス（９）上のデータである。ＣＰＵ （１１からのデー
タ伝送要求す波形に対してはメモ１月８）が空状態にあ
るので、直ちに転送の許可が与えられメモリアドレス設
定パルスｇ波形によってアドレスが設定され（−１１Ｊ
−）、書込みパルスｈ波形によりデータがメモリ（８）
に書込まれる（−ロロ直ロロー）、このようにＡはアド
レスデータ、Ｄは書込みデータを示している。ＣＰＵ
（１１がＣ波形によりメモＩ月８）にデータバス（９）
からデータ書込み中ＣＰＵ ｆ２１からデータ転送要求
ｄ波形があってもメモリ（８）が稼動中であるので直ち
にはＣＰＵ （２）に許可が与えられずＣ波形に示すと
おりＣＰｔ１ （１１の転送が終了してｂ波形が解除さ
れ後に許可されＣＰＵ （２＋に関係するｌ波形。
ｌ波形、に波形が前記ＣＰｔ１ （１１の場合と同じよ
うに制御によってアドレス設定及びメモリの書込みが行
われる。またデータバス（９）ではデータ！波形に示す
ようにｆとｉそれぞれの波形の時系列直列の形態となる
。
うに制御によってアドレス設定及びメモリの書込みが行
われる。またデータバス（９）ではデータ！波形に示す
ようにｆとｉそれぞれの波形の時系列直列の形態となる
。
（発明が解決しようとする問題点）
このような従来方法では他のＣＰＵがメモリを使用中の
場合、メモリの使用を待たされることになる。
場合、メモリの使用を待たされることになる。
（１）一般に成るＣＰＵがメモリを使用しようとする場
合、何台のＣＰＵと何ワードのデータが転送されるかが
不明であるから、従って待ち時間の予測が困難であこる
こと、 （２）各ＣＰＵのプログラムを組立てるにあたって他の
ＣＰｕがメモリを使用するであろう最大時間経過後でも
直ちに当該書込み、読出しが可能な如くプログラム化が
要求される、 （３）実時間処理において高速処理の効率を低下させる
要因である。
合、何台のＣＰＵと何ワードのデータが転送されるかが
不明であるから、従って待ち時間の予測が困難であこる
こと、 （２）各ＣＰＵのプログラムを組立てるにあたって他の
ＣＰｕがメモリを使用するであろう最大時間経過後でも
直ちに当該書込み、読出しが可能な如くプログラム化が
要求される、 （３）実時間処理において高速処理の効率を低下させる
要因である。
（問題点を解決するための手段）
本発明は前記のとおりの欠点を解消するもので、各ＣＰ
Ｕごとにメモリの使用時間を時分割により各ＣＰＵに割
当て、各ＣＰＵが一定の時間順序でＣＰＵとメモリとを
アクセスするものである。
Ｕごとにメモリの使用時間を時分割により各ＣＰＵに割
当て、各ＣＰＵが一定の時間順序でＣＰＵとメモリとを
アクセスするものである。
（作 用）
このような回路とすることにより各ＣＰＵはメモリとの
データ転送を行う場合、各ＣＰＵの割当てられたタイミ
ングごとに、まずアドレスカウンタを設定し、次にメモ
リの書込み又は読出しを行う。
データ転送を行う場合、各ＣＰＵの割当てられたタイミ
ングごとに、まずアドレスカウンタを設定し、次にメモ
リの書込み又は読出しを行う。
つぎに次のＣＰＵについて前記と同じ動作を行い必要な
すべてのＣＰＵを一顧すれば最初のＣＰＩＩに戻る。
すべてのＣＰＵを一顧すれば最初のＣＰＩＩに戻る。
（実施例）
第１図は本発明の実施例の構成図である。３個のＣＰＵ
を使用している例で、１７．１８．１９はＣＰＵ 。
を使用している例で、１７．１８．１９はＣＰＵ 。
２０はメモリ制御回路（ＣＮＴ） 、２１．２２．２３
は各ｃｐｕごとのメモリアドレスカウンタ（ＡＤ）、２
４は前記メモリアドレス出力のメモリアドレスの切替回
路（ＳＷＡ） 、２５は前記ＣＰＵごとのメモリの続出
し書込みパルス切替回路（ＳＷＢ） 、２６はメモリ（
ＭＲ）、２７はＣＰＵとアドレスカウンタ及びメモリを
接続するデータバスである。本発明におけるメモリ制御
回路（２Φは第３図のメモリ制御回路（４）とは動作を
異にし、またアドレスカウンタ（２１，２２，２３）が
各ＣＰＵ（１７゜１８、１９）に各１個ずつ付設されて
いる、これら二点が本発明の特徴でもある。
は各ｃｐｕごとのメモリアドレスカウンタ（ＡＤ）、２
４は前記メモリアドレス出力のメモリアドレスの切替回
路（ＳＷＡ） 、２５は前記ＣＰＵごとのメモリの続出
し書込みパルス切替回路（ＳＷＢ） 、２６はメモリ（
ＭＲ）、２７はＣＰＵとアドレスカウンタ及びメモリを
接続するデータバスである。本発明におけるメモリ制御
回路（２Φは第３図のメモリ制御回路（４）とは動作を
異にし、またアドレスカウンタ（２１，２２，２３）が
各ＣＰＵ（１７゜１８、１９）に各１個ずつ付設されて
いる、これら二点が本発明の特徴でもある。
さて、第１図においてアドレスカウンタ（２１１はＣＰ
Ｕ０η用、アドレスカウンタ（社）はＣＰＵａ匂用、ア
ドレスカウンタ□□□はＣＰＵ ＣＩＩ用に固定されて
いる。また、各ＣＰＵが書込み又は読出しを行うメモリ
のアドレスを示すレジスタを兼ねたカウンタになってお
り、その出力は制御回路ｔ２のからの切替信号によって
切替回路ｔ２４）により切替えられてメモリのアドレス
信号となる。本発明では、メモリ制御回路１２０）はシ
ステムタイミングクロックを分周し各ＣＰＩＪ （１７
，１８゜１９）に対して１ワードずつメモリとの転送が
できるように時分割タイミング信号を与える。これが制
御回路（２のから各ＣＰＵに入力しているタイミング信
号（２８，２９，３０）であり、各ｃｐｕはこのタイミ
ング信号で指定された時間にのみアドレスカウンタ（２
゛１．２２又は２３）及びメモリ（イ）に対しデータ書
込み。
Ｕ０η用、アドレスカウンタ（社）はＣＰＵａ匂用、ア
ドレスカウンタ□□□はＣＰＵ ＣＩＩ用に固定されて
いる。また、各ＣＰＵが書込み又は読出しを行うメモリ
のアドレスを示すレジスタを兼ねたカウンタになってお
り、その出力は制御回路ｔ２のからの切替信号によって
切替回路ｔ２４）により切替えられてメモリのアドレス
信号となる。本発明では、メモリ制御回路１２０）はシ
ステムタイミングクロックを分周し各ＣＰＩＪ （１７
，１８゜１９）に対して１ワードずつメモリとの転送が
できるように時分割タイミング信号を与える。これが制
御回路（２のから各ＣＰＵに入力しているタイミング信
号（２８，２９，３０）であり、各ｃｐｕはこのタイミ
ング信号で指定された時間にのみアドレスカウンタ（２
゛１．２２又は２３）及びメモリ（イ）に対しデータ書
込み。
読出しができる、メモリ制御回路（２ωはこれらのタイ
ミング信号と同時にこれと同期してアドレスカウンタ（
２１，２２又は２３）の出力及びメモリの書込み、読出
しパルスを切替える切替信号を切替回路（社）及び凶に
出力する。アドレスカウンタ（２１，２２゜２３）の動
作は第３図と同じようにＣＰＵそれぞれについて、ＣＰ
Ｕからのアドレスカウント設定パルスによってデータバ
ス上のアドレスデータが設定されるほか、メモリ書込み
及び読出しパルスによって一つずつカウントアツプされ
る。
ミング信号と同時にこれと同期してアドレスカウンタ（
２１，２２又は２３）の出力及びメモリの書込み、読出
しパルスを切替える切替信号を切替回路（社）及び凶に
出力する。アドレスカウンタ（２１，２２゜２３）の動
作は第３図と同じようにＣＰＵそれぞれについて、ＣＰ
Ｕからのアドレスカウント設定パルスによってデータバ
ス上のアドレスデータが設定されるほか、メモリ書込み
及び読出しパルスによって一つずつカウントアツプされ
る。
このような回路にすることにより各ＣＰＵはメモリ（イ
）とのデータ転送を行うとする場合自己ＣＰ［Ｉの割当
てられたタイミング毎に、まずアドレスカウンタ（２１
，２２又は２３）を設定し、次にメモリの書込み又は読
出しを行う。これらについて第２図のタイムチャートを
用いて以下に詳細に説明する。第２回はＣＰＵａ力とＣ
ＰＵ（１８）とがメモリ書込みを行う例である。第２図
のｍはシステムのタイミングクロック、ｎはｃｐｕ ａ
ｎに対する割当てタイミング信号（Ｈレベルのとき）＠
、ｐはｃｐｕ ａｍに対する割当てタイミング信号（至
）、ｑはＣＰＵ Ｑ９１に対する割当てタイミング信号
、ｒはＣＰＵａηからのデータバス（社）への出力、Ｓ
はＣＰＵ （ｌηからのアドレス設定パルス（２１＋、
ｔはＣＰＵ Ｑηからのメモリ書込みパルス、ＵはＣＰ
ＵＱ８）からデータバスへの出力、ＶはＣＰＵＣｌ団か
らのアドレス設定パルス、ＷはＣＰＵ Ｑ８）からのメ
モリ書込みパルス、Ｘはデータバス労）上のデータであ
る。
）とのデータ転送を行うとする場合自己ＣＰ［Ｉの割当
てられたタイミング毎に、まずアドレスカウンタ（２１
，２２又は２３）を設定し、次にメモリの書込み又は読
出しを行う。これらについて第２図のタイムチャートを
用いて以下に詳細に説明する。第２回はＣＰＵａ力とＣ
ＰＵ（１８）とがメモリ書込みを行う例である。第２図
のｍはシステムのタイミングクロック、ｎはｃｐｕ ａ
ｎに対する割当てタイミング信号（Ｈレベルのとき）＠
、ｐはｃｐｕ ａｍに対する割当てタイミング信号（至
）、ｑはＣＰＵ Ｑ９１に対する割当てタイミング信号
、ｒはＣＰＵａηからのデータバス（社）への出力、Ｓ
はＣＰＵ （ｌηからのアドレス設定パルス（２１＋、
ｔはＣＰＵ Ｑηからのメモリ書込みパルス、ＵはＣＰ
ＵＱ８）からデータバスへの出力、ＶはＣＰＵＣｌ団か
らのアドレス設定パルス、ＷはＣＰＵ Ｑ８）からのメ
モリ書込みパルス、Ｘはデータバス労）上のデータであ
る。
各ＣＰＵがデータバスにアクセスできる時間はｎ。
ｐ、ｑに示すタイミング信号により指定された時間（Ｈ
レベル時）で、この時間は図に示されるように全部のＣ
ＰＵ（１７，１８，１９）順に割当てられるようになっ
ている。ｃｐｕ ａηがメモリをアクセスしようとする
場合、ｒ、ｓ、を波形のように自己に割当てられている
タイミングを使用して、まずアドレスデータをデータバ
スに出力し、アドレス設定パルスによりアドレスカウン
タにアドレスを設定する。次に次の自己に割当てられて
いるタイミングからデータバスにデータを出力し書込み
パルスによりメモリにデータを書込み必要なデータの書
込みが終了するまでこの状態を継続する。このときメモ
リアドレスは制御回路からの切替信号によってｃｐｕａ
η用のアドレスカウンタが選択される。
レベル時）で、この時間は図に示されるように全部のＣ
ＰＵ（１７，１８，１９）順に割当てられるようになっ
ている。ｃｐｕ ａηがメモリをアクセスしようとする
場合、ｒ、ｓ、を波形のように自己に割当てられている
タイミングを使用して、まずアドレスデータをデータバ
スに出力し、アドレス設定パルスによりアドレスカウン
タにアドレスを設定する。次に次の自己に割当てられて
いるタイミングからデータバスにデータを出力し書込み
パルスによりメモリにデータを書込み必要なデータの書
込みが終了するまでこの状態を継続する。このときメモ
リアドレスは制御回路からの切替信号によってｃｐｕａ
η用のアドレスカウンタが選択される。
ｃｐｕａηからの書込みが続いている間にＣＰ ００８
１からのメモリアクセスが必要となってもタイミング信
号ｐによって別タイミングが割当てられいてるのでｕ、
ｖ、ｗ波形に示すように待ち時間なしに、直ちにアドレ
スカウンタの設定及びメモリ書込み又読出しが可能であ
る。またＣＰＵ ａωに関する書込みはｃｐｕ Ｑ７１
のときと同じである。Ｘはデータバスケ）上のデータで
図示のＣＰＵ（ｌηとＣＰＵＣｌ８）とからのデータと
が時分割形態の多動作になる。
１からのメモリアクセスが必要となってもタイミング信
号ｐによって別タイミングが割当てられいてるのでｕ、
ｖ、ｗ波形に示すように待ち時間なしに、直ちにアドレ
スカウンタの設定及びメモリ書込み又読出しが可能であ
る。またＣＰＵ ａωに関する書込みはｃｐｕ Ｑ７１
のときと同じである。Ｘはデータバスケ）上のデータで
図示のＣＰＵ（ｌηとＣＰＵＣｌ８）とからのデータと
が時分割形態の多動作になる。
（発明の効果）
以上本発明の構成及び作用の説明のとおり、複数のＣＰ
Ｕと１つのメモリとで構成したとき従来のように先行の
ＣＰＵとメモリとがデータの転送を占有するためそれ以
外のＣＰＵでは先行のデータ転送の終了を待ち合わせね
ばならない現象が解消し、複数のＣＰＵが共有のメモリ
を時分割形態で使用できるのでＣＰＵ間の優位差が解消
することに成功したものである。
Ｕと１つのメモリとで構成したとき従来のように先行の
ＣＰＵとメモリとがデータの転送を占有するためそれ以
外のＣＰＵでは先行のデータ転送の終了を待ち合わせね
ばならない現象が解消し、複数のＣＰＵが共有のメモリ
を時分割形態で使用できるのでＣＰＵ間の優位差が解消
することに成功したものである。
第１図は本発明の構成ブロック図、第２図は第１図のタ
イムチャート図、第３図は従来の構成ブロック図、第４
図は第３図のタイムチャート図である。 １、 ２． ３． １７． １８． １９・・・ＣＰｔ
１ 、 ４．２０・・・メモリ制御回路、５，２４・・
・メモリアドレスの切替回路、６．２１．２２．２３・
・・メモリアドレスカウンタ、７．２５・・・メモリの
書込み、読出しパルスの切替回路、８，２６・・・メモ
リ、９，２７・・・ＣＰ［Ｉとアドレスカウンタ及びメ
モリを接続するデータバスである。
イムチャート図、第３図は従来の構成ブロック図、第４
図は第３図のタイムチャート図である。 １、 ２． ３． １７． １８． １９・・・ＣＰｔ
１ 、 ４．２０・・・メモリ制御回路、５，２４・・
・メモリアドレスの切替回路、６．２１．２２．２３・
・・メモリアドレスカウンタ、７．２５・・・メモリの
書込み、読出しパルスの切替回路、８，２６・・・メモ
リ、９，２７・・・ＣＰ［Ｉとアドレスカウンタ及びメ
モリを接続するデータバスである。
Claims (1)
- 複数のＣＰＵに対し１個の記憶器を共有使用する場合で
あって、複数ＣＰＵそれぞれにメモリアドレスカウンタ
（２１、２２、２３）と、複数ＣＰＵを時分割稼動の制
御を行うメモリ制御回路（２０）と、このメモリ制御回
路の指令によりメモリアドレスの切替回路（２４）とメ
モリの書込み及び読出しパルスの切替回路（２５）とが
駆動されて前記複数ＣＰＵに対し記憶器（２６）を時分
割に接続構成することを特徴とするメモリアクセス装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16554186A JPS6324349A (ja) | 1986-07-16 | 1986-07-16 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16554186A JPS6324349A (ja) | 1986-07-16 | 1986-07-16 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324349A true JPS6324349A (ja) | 1988-02-01 |
Family
ID=15814342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16554186A Pending JPS6324349A (ja) | 1986-07-16 | 1986-07-16 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200498A (ja) * | 1988-02-04 | 1989-08-11 | Victor Co Of Japan Ltd | 記憶信号送出装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103935A (en) * | 1976-02-26 | 1977-08-31 | Mitsubishi Electric Corp | Multiprocessor system |
| JPS5591055A (en) * | 1978-12-29 | 1980-07-10 | Fujitsu Ltd | Information process system |
-
1986
- 1986-07-16 JP JP16554186A patent/JPS6324349A/ja active Pending
Patent Citations (2)
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| JPS52103935A (en) * | 1976-02-26 | 1977-08-31 | Mitsubishi Electric Corp | Multiprocessor system |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200498A (ja) * | 1988-02-04 | 1989-08-11 | Victor Co Of Japan Ltd | 記憶信号送出装置 |
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