JPH0764849A - プロセッサの共有メモリ制御装置 - Google Patents
プロセッサの共有メモリ制御装置Info
- Publication number
- JPH0764849A JPH0764849A JP21326093A JP21326093A JPH0764849A JP H0764849 A JPH0764849 A JP H0764849A JP 21326093 A JP21326093 A JP 21326093A JP 21326093 A JP21326093 A JP 21326093A JP H0764849 A JPH0764849 A JP H0764849A
- Authority
- JP
- Japan
- Prior art keywords
- shared memory
- mpu
- control device
- mpus
- memory control
- Prior art date
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Abstract
(57)【要約】
【目的】待機機能のあるＭＰＵ３と待機機能のないＭＰ
Ｕ２とが共有メモリ４へ同時アクセスできる共有メモリ
制御装置１０を提供する。 【構成】ＭＰＵ２，３と、ＭＰＵ２，３から送られる使
用要求信号を受信するチップセレクト回路５，６ならび
に一方のＭＰＵが書込み動作中に待機信号を他方のＭＰ
Ｕに送出するビジイ発生回路７を備えた共有メモリ制御
装置１０と、ＭＰＵ２，３が共有して情報を書込みかつ
読出しを行う共有メモリ４とを有し、共有メモリ制御装
置１０がＭＰＵ２，３のいずれか一方の書込み終了まで
の時間を計数し前記書込み終了までの時間に所定の余ゆ
う時間をプラスした時間情報をＭＰＵ２，３それぞれに
送出するアクセス時間カウンタ１を備えている。
Ｕ２とが共有メモリ４へ同時アクセスできる共有メモリ
制御装置１０を提供する。 【構成】ＭＰＵ２，３と、ＭＰＵ２，３から送られる使
用要求信号を受信するチップセレクト回路５，６ならび
に一方のＭＰＵが書込み動作中に待機信号を他方のＭＰ
Ｕに送出するビジイ発生回路７を備えた共有メモリ制御
装置１０と、ＭＰＵ２，３が共有して情報を書込みかつ
読出しを行う共有メモリ４とを有し、共有メモリ制御装
置１０がＭＰＵ２，３のいずれか一方の書込み終了まで
の時間を計数し前記書込み終了までの時間に所定の余ゆ
う時間をプラスした時間情報をＭＰＵ２，３それぞれに
送出するアクセス時間カウンタ１を備えている。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサの共有メモリ
制御装置に関し、特に複数のマイクロプロセッサユニッ
ト（ＭＰＵ）から共有メモリにアクセスする際に、共有
メモリの使用優先順位を制御することによって、効率的
なメモリの共用化を可能としたプロセッサの共有メモリ
制御装置に関する。
制御装置に関し、特に複数のマイクロプロセッサユニッ
ト（ＭＰＵ）から共有メモリにアクセスする際に、共有
メモリの使用優先順位を制御することによって、効率的
なメモリの共用化を可能としたプロセッサの共有メモリ
制御装置に関する。
【０００２】
【従来の技術】一般に複数のＭＰＵが同一の資源である
共有メモリ（例えばデュアルポートＲＡＭ）において、
少なくとも書込み段階においてＭＰＵ２，３が同時に同
一アドレスにアクセスした場合の競合を避けるために各
ＭＰＵに適当な優先度を与えて共有メモリの使用割当を
行う、いわゆるアービトレーション（ａｒｂｉｔｒａｔ
ｉｏｎ）が行われる。一方複数のＭＰＵに使用優先権を
与える手法として先着優先方式と優先度の高いＭＰＵに
使用権を優先して与える固定優先方式とがある。先着優
先方式では先着のＭＰＵが共有メモリを占有して他のＭ
ＰＵは待機信号により待ち受け状態になる。
共有メモリ（例えばデュアルポートＲＡＭ）において、
少なくとも書込み段階においてＭＰＵ２，３が同時に同
一アドレスにアクセスした場合の競合を避けるために各
ＭＰＵに適当な優先度を与えて共有メモリの使用割当を
行う、いわゆるアービトレーション（ａｒｂｉｔｒａｔ
ｉｏｎ）が行われる。一方複数のＭＰＵに使用優先権を
与える手法として先着優先方式と優先度の高いＭＰＵに
使用権を優先して与える固定優先方式とがある。先着優
先方式では先着のＭＰＵが共有メモリを占有して他のＭ
ＰＵは待機信号により待ち受け状態になる。
【０００３】従来の先着優先方式を採用した共有メモリ
制御装置としては、図２に示すように、２つのＭＰＵ
２，３内に待機回路８，９を備えており、先着のＭＰＵ
が共有メモリ制御装置１１を介して共有メモリ４を使用
する。共有メモリ制御装置１１は後述するチップセレク
ト回路５，６と、ビジイ発生回路７とを備えている。こ
の従来例の動作はＭＰＵ２が使用要求信号６Ａをチップ
セレクト回路６に出力すると、共有メモリ４を占有して
少なくとも共有メモリに対して書込み動作を開始する。
一方共有メモリ制御装置１１に備えられたビジイ発生回
路７は共有メモリ４使用中のビジイ信号７ＡをＭＰＵ３
の待機回路８に送り、ＭＰＵ３をＭＰＵ２の書込みが終
了するまで待機させる。また、逆にＭＰＵ３が使用要求
信号５Ａをチップセレクト回路５に送ると、ＭＰＵ２に
ビジイ信号７Ｂを送り待機させ終了した後に共有メモリ
４を占有して書込み動作等を行っていた。また、デュア
ルポートＲＡＭを用いた場合には、読み出し動作は両方
のＭＰＵが同時アクセス可能である。しかし一方の書込
み動作が終了して待機信号が解除されて直ちに他のＭＰ
Ｕが書き込みを開始すると、読出しデータが途中で変化
する可能性があるので、待機信号リセット後所定時間を
経過した後に出力データの読出しを行う必要があった。
制御装置としては、図２に示すように、２つのＭＰＵ
２，３内に待機回路８，９を備えており、先着のＭＰＵ
が共有メモリ制御装置１１を介して共有メモリ４を使用
する。共有メモリ制御装置１１は後述するチップセレク
ト回路５，６と、ビジイ発生回路７とを備えている。こ
の従来例の動作はＭＰＵ２が使用要求信号６Ａをチップ
セレクト回路６に出力すると、共有メモリ４を占有して
少なくとも共有メモリに対して書込み動作を開始する。
一方共有メモリ制御装置１１に備えられたビジイ発生回
路７は共有メモリ４使用中のビジイ信号７ＡをＭＰＵ３
の待機回路８に送り、ＭＰＵ３をＭＰＵ２の書込みが終
了するまで待機させる。また、逆にＭＰＵ３が使用要求
信号５Ａをチップセレクト回路５に送ると、ＭＰＵ２に
ビジイ信号７Ｂを送り待機させ終了した後に共有メモリ
４を占有して書込み動作等を行っていた。また、デュア
ルポートＲＡＭを用いた場合には、読み出し動作は両方
のＭＰＵが同時アクセス可能である。しかし一方の書込
み動作が終了して待機信号が解除されて直ちに他のＭＰ
Ｕが書き込みを開始すると、読出しデータが途中で変化
する可能性があるので、待機信号リセット後所定時間を
経過した後に出力データの読出しを行う必要があった。
【０００４】
【発明が解決しようとする課題】この従来の共有メモリ
制御装置は両方のＭＰＵがともに待機回路を必要とする
欠点がある。また、待機回路が書込み完了を意味する待
機信号をリセットして他方のＭＰＵが書込み開始するタ
イミング情報がないので、特にデュアルポートＲＡＭの
ように読出しが同時に行われる場合に読出しのタイミン
グが不適格となる欠点もある。
制御装置は両方のＭＰＵがともに待機回路を必要とする
欠点がある。また、待機回路が書込み完了を意味する待
機信号をリセットして他方のＭＰＵが書込み開始するタ
イミング情報がないので、特にデュアルポートＲＡＭの
ように読出しが同時に行われる場合に読出しのタイミン
グが不適格となる欠点もある。
【０００５】
【課題を解決するための手段】本発明のプロセッサの共
有メモリ制御装置は少なくとも２台のマイクロプロセッ
サユニット（ＭＰＵ）と、前記ＭＰＵから送られる使用
要求信号を受信するチップセレクト回路ならびに一方の
ＭＰＵが書込み動作中に待機信号を他方のＭＰＵに送出
するビジイ発生回路を備えた共有メモリ制御装置と、こ
の共有メモリ制御装置を介して前記ＭＰＵが共有して記
憶情報を書込み及び読出しを行う共有メモリとを有する
プロセッサの共有メモリ制御装置において、前記共有メ
モリ制御装置が前記ＭＰＵのいずれか一方の書込み終了
までの時間を計数し前記書込み終了までの時間に所定の
余ゆう時間を加算した計数時間情報を他方のＭＰＵに対
して送出するアクセス時間カウンタを備えている。
有メモリ制御装置は少なくとも２台のマイクロプロセッ
サユニット（ＭＰＵ）と、前記ＭＰＵから送られる使用
要求信号を受信するチップセレクト回路ならびに一方の
ＭＰＵが書込み動作中に待機信号を他方のＭＰＵに送出
するビジイ発生回路を備えた共有メモリ制御装置と、こ
の共有メモリ制御装置を介して前記ＭＰＵが共有して記
憶情報を書込み及び読出しを行う共有メモリとを有する
プロセッサの共有メモリ制御装置において、前記共有メ
モリ制御装置が前記ＭＰＵのいずれか一方の書込み終了
までの時間を計数し前記書込み終了までの時間に所定の
余ゆう時間を加算した計数時間情報を他方のＭＰＵに対
して送出するアクセス時間カウンタを備えている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のブロック図であ
る。
る。
【０００８】図１において図２の従来例と同一の符号は
同一の構成と機能を有する。すなわち図１の実施例は共
有メモリ制御装置１０にいずれか一方のＭＰＵの書込み
時間を計数するアクセス時間カウンタ１を備え、他方の
ＭＰＵが待機回路を削除して構成される。
同一の構成と機能を有する。すなわち図１の実施例は共
有メモリ制御装置１０にいずれか一方のＭＰＵの書込み
時間を計数するアクセス時間カウンタ１を備え、他方の
ＭＰＵが待機回路を削除して構成される。
【０００９】図１に示すアクセス時間カウンタ１はＭＰ
Ｕ３の書込み時間の計数を行うとともに、この書込み時
間の終了後に所定時間（読出し時間のマージン）をプラ
スして計数信号１ＡをＭＰＵ３に送り、読出し可能を認
知させる。また、ＭＰＵ２にもＭＰＵ３の書込みが終了
しＭＰＵ２の書込み可能を意味する計数信号１Ａを送
る。
Ｕ３の書込み時間の計数を行うとともに、この書込み時
間の終了後に所定時間（読出し時間のマージン）をプラ
スして計数信号１ＡをＭＰＵ３に送り、読出し可能を認
知させる。また、ＭＰＵ２にもＭＰＵ３の書込みが終了
しＭＰＵ２の書込み可能を意味する計数信号１Ａを送
る。
【００１０】次に本実施例が固定優先方式として動作す
る場合を説明する。共有メモリ制御装置１０に対しＭＰ
Ｕ３から使用要求信号５Ａが入力されると、チップセレ
クト回路５を経由してアクセス時間カウンタ１がカウン
トを始め計数信号１ＢをＭＰＵ３へ出力し書込みを始め
る。その後、ＭＰＵ２から使用要求信号６Ａが入力され
るとアクセス時間カウンタ８は計数を止め、使用要求信
号５Ａのアクセス時間を保持する。これは使用要求信号
６Ａの入力により継続していたアクセス時間が消滅する
為で有る。そして、固定優先順位の高いＭＰＵ２の使用
要求信号６Ａを有効にして計数信号１Ａを出力し、同時
にＭＰＵ３に対し、ビジイ発生回路７よりビジイ信号７
Ａを出力する。ＭＰＵ２からの書込みのアクセスが終了
すると使用要求信号６Ａの入力により消滅したアクセス
時間をビジイ信号７Ａに付加する。ＭＰＵ３は一時停止
により延長されていた動作を継続する。
る場合を説明する。共有メモリ制御装置１０に対しＭＰ
Ｕ３から使用要求信号５Ａが入力されると、チップセレ
クト回路５を経由してアクセス時間カウンタ１がカウン
トを始め計数信号１ＢをＭＰＵ３へ出力し書込みを始め
る。その後、ＭＰＵ２から使用要求信号６Ａが入力され
るとアクセス時間カウンタ８は計数を止め、使用要求信
号５Ａのアクセス時間を保持する。これは使用要求信号
６Ａの入力により継続していたアクセス時間が消滅する
為で有る。そして、固定優先順位の高いＭＰＵ２の使用
要求信号６Ａを有効にして計数信号１Ａを出力し、同時
にＭＰＵ３に対し、ビジイ発生回路７よりビジイ信号７
Ａを出力する。ＭＰＵ２からの書込みのアクセスが終了
すると使用要求信号６Ａの入力により消滅したアクセス
時間をビジイ信号７Ａに付加する。ＭＰＵ３は一時停止
により延長されていた動作を継続する。
【００１１】
【発明の効果】以上説明したように本発明は、アクセス
時間カウンタを備えることにより、２つのＭＰＵの優先
順位を固定化することによって待機機能の有るＭＰＵと
待機機能の無いＭＰＵとの間で共有したメモリへの同時
アクセスができる効果がある。
時間カウンタを備えることにより、２つのＭＰＵの優先
順位を固定化することによって待機機能の有るＭＰＵと
待機機能の無いＭＰＵとの間で共有したメモリへの同時
アクセスができる効果がある。
【００１２】
【図１】本発明の一実施例のブロック図である。
【図２】従来例のブロック図である。
１ アクセス時間カウンタ ２ ＭＰＵ（マスタ） ３ ＭＰＵ（スレーブ） ４ 共有メモリ ５，６ チップセレクト回路 ７ ビジイ発生回路 ８ 待機回路 １０ 共有メモリ制御装置
Claims (3)
- 【請求項１】 少なくとも２台のマイクロプロセッサユ
ニット（ＭＰＵ）と、前記ＭＰＵから送られる使用要求
信号を受信するチップセレクト回路ならびに一方のＭＰ
Ｕが書込み動作中に待機信号を他方のＭＰＵに送出する
ビジイ発生回路を備えた共有メモリ制御装置と、この共
有メモリ制御装置を介して前記ＭＰＵが共有して記憶情
報を書込み及び読出しを行う共有メモリとを有するプロ
セッサの共有メモリ制御装置において、 前記共有メモリ制御装置が前記ＭＰＵのいずれか一方の
書込み終了までの時間を計数し前記書込み終了までの時
間に所定の余ゆう時間を加算した計数時間情報を他方の
ＭＰＵに対して送出するアクセス時間カウンタを備えて
いることを特徴とするプロセッサの共有メモリ制御装
置。 - 【請求項２】 前記ＭＰＵの一方が前記ビジイ発生回路
の待機信号を受信する待機回路を備え、待機回路を備え
ていない前記ＭＰＵの他方に対して前記共有メモリの使
用優先権を与えることを特徴とする請求項１記載のプロ
セッサの共有メモリ制御装置。 - 【請求項３】 前記共有メモリがデュアルポートＲＡＭ
であることを特徴とする請求項１および２記載のプロセ
ッサの共有メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21326093A JPH0764849A (ja) | 1993-08-30 | 1993-08-30 | プロセッサの共有メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21326093A JPH0764849A (ja) | 1993-08-30 | 1993-08-30 | プロセッサの共有メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764849A true JPH0764849A (ja) | 1995-03-10 |
Family
ID=16636154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21326093A Withdrawn JPH0764849A (ja) | 1993-08-30 | 1993-08-30 | プロセッサの共有メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764849A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134542A (ja) * | 1999-08-31 | 2001-05-18 | Koninkl Philips Electronics Nv | 集合的メモリを共有する複数のプロセッサの配列 |
| JP2012194737A (ja) * | 2011-03-16 | 2012-10-11 | Fujitsu Ltd | データ処理装置、システムおよびデータ処理装置の動作方法 |
-
1993
- 1993-08-30 JP JP21326093A patent/JPH0764849A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134542A (ja) * | 1999-08-31 | 2001-05-18 | Koninkl Philips Electronics Nv | 集合的メモリを共有する複数のプロセッサの配列 |
| JP2012194737A (ja) * | 2011-03-16 | 2012-10-11 | Fujitsu Ltd | データ処理装置、システムおよびデータ処理装置の動作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |