JP5515708B2 - バイアス回路及びそれを有する増幅回路 - Google Patents
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前記バイアスユニットが生成するバイアス電流をカレントミラーする第1の電流源と,第1の容量と,第2の容量と,前記第1の容量に前記第1の電流源の電流を充電する第1のスイッチと,前記第1の容量の電荷を前記第2の容量に転送する第2のスイッチとを有し,前記第2の容量に参照電圧を生成する参照電圧生成回路と,
前記可変抵抗の電圧を前記参照電圧に一致させるように前記可変抵抗の抵抗値を制御する制御信号を出力する制御回路とを有する。
Vgs1=Vgs2 + Ib*Rs (1)
となる。
Id=β(Vgs-Vth)2/2
であるから,この式から
Vgs=√(2Id/β)+Vth
となる。これを上記の式(1)に代入すると,
√(2Id/β)+Vth1=√{2Id/(K*β)}+Vth2+ Ib*Rs
となり,トランジスタM1,M2の閾値Vthは等しいとみなし,基板バイアス効果を無視すれば,
Ib=(2/β)*(1/Rs2)*(1−1/√K)2 (2)
になり,この電流Ibは,電流増幅度β,抵抗Rs,トランジスタサイズ比Kに依存するが,電源電圧やプロセスに依存するトランジスタのパラメータ(閾値電圧など)に依存していないことが理解できる。
gm(M1)=√(2β*Ib)
であることが知られているから,上記式(2)のドレイン電流Ibを代入すると,
gm(M1)=(2/Rs)√(1−1/√K) (3)
となり,トランジスタM1のトランスコンダクタンスgm(M1)は,電源電圧やMOSトランジスタのパラメータに依存しない値になる。この場合,トランジスタ比KをK=4に選択すると,上記式(3)は,
gm(M1)=1/Rs (3a)
になる。つまりトランジスタM1のトランスコンダクタンスは,抵抗Rsにより一義的にきまり,電源電圧やプロセスに依存するトランジスタなどのデバイスパラメータに依存しない。
Vs=Ib/(f*Cs)
となり,ソース電圧Vsの平均抵抗Rscは,
Rsc=1/(f*Cs) (4)
となる。
Vgs1=Vgs2 + Ib*Rs (1)
そして,前述の式(3)に示したとおり,
gm(M1)=(2/Rs)(1−1/√K) (3)
が成り立つので,トランジスタM1のトランスコンダクタンスgm(M1)は,ソース抵抗Rsの逆数1/Rsに比例する。そして,トランジスタサイズ比KをK=4とすると,
gm(M1)=1/Rs (3a)
である。
Vs=Rs*Ib (5)
になる。このソース電圧Vsは参照電圧Vrに等しくなるように制御回路CONTが制御しているので,前述のとおり,ソース電圧Vsがクロック周波数fに依存した変動を生じることはない。
Vr=Ib*T/Cs (6)
となる。
Vs=Vr (7)
である。上記の式(7)に式(5)(6)を代入すれば,
Rs*Ib =Ib*T/Cs
Rs=T/Cs
このRsを上記式(3a)に代入すると,トランスコンダクタンスgm(M1)は,
gm(M1)=Cs/T (8)
gm(M1)/Cs=1/T=一定 (9)
となる。
φc=A*(Vs−Vr)
となる。Vs>Vrでは,出力φcの電圧が上昇し,トランジスタMsの抵抗が下がり,ソース電圧Vsは参照電圧Vrに近づく。逆に,Vs<Vrでは,出力φcの電圧が下降し,トランジスタMsの抵抗が上がり,ソース電圧Vsは参照電圧Vrに近づく。
ω=gm(M+,M-)/CL (10)
この式(10)は,例えば,「LSI設計者のためのCMOSアナログ回路入門」谷口研二著の70頁の式(4.7)にも示されている。
gm(M1)=Cs/T (8)
である。そして,バイアスユニットのトランジスタのトランスコンダクタンスgm(M1)は,
gm(M1)=√(2βb*Ib) (11)
でもある。βbはトランジスタM1の電流増幅率である。この式は前述と同じである。
Is=Ib
である。
gm(M+)=√(2βm+*Im+)=√(2βm+*Ib/2)=√(βm+*Ib) (12)
となる。
gm(M+)=gm(M1){√(βm+*Ib)/√(2βb*Ib)}=gm(M1)√(βm+/2βb) (13)
そして,式(8)からgm(M1)=Cs/Tであるので,式(13)に代入すると,
gm(M+)=(Cs/T)√(βm+/2βb)
gm(M+)/Cs=(1/T)√(βm+/2βb) (14)
となり,gm(M+)/Csは電源電圧やプロセスばらつきに依存しない一定値になる。
ω=gm(M+)/CL=(1/T)√(βm+/2βb) (15)
になる。つまり,アンプOTAのユニティゲイン周波数ωは,電源電圧やプロセスばらつきに依存しない一定値になる。
ω=gm(M+)/A*CL=(1/A*T)√(βm+/2βb) (15b)
上記の説明は,アンプOTAの右半分のトランジスタM−においても同様に成り立つ。
Is=I14=Ib
となる。
io=gm(Vin+−Vso)
そして,ソース電圧Vsoは,フィードバック抵抗Rv/2より,
Vso=Rv*io/2
上記の2つの式からVsoを除去すると,
io=gm(Vin+−Rv*io/2)
となり,電流ioと入力電圧Vin+との関係は,
io=Vin+/(1/gm+Rv/2)
となる。
gm(h)=1/(1/gm+Rv/2)
となる。
gm(OTA)=1/(1/gm+Rv/2)
になる。この関係式は,例えば,非特許文献2の74頁の式(3.49)にも示されている。
gm(OTA)=2/Rv (16)
になる。つまり,アンプOTAのトランスコンダクタンスgm(OTA)は,2/Rvになる。
gm(M1)=1/Rs (3a)
であった。したがって,図12のようにフィードバック抵抗Rvをバイアスユニット20内のソース抵抗Rsの2倍と等しく(Rv=2Rs)なるように(またはトランジスタサイズ比Kに対応するある定数倍になるように)その抵抗値を制御することで,アンプOTAのトランスコンダクタンスgm(OTA)は,
gm(OTA)=1/Rs=gm(M1) (17)
となり,バイアス回路内のトランジスタM1のトランスコンダクタンスgm(M1)と等しくすることができる。
gm(M1)/Cs=gm(OTA)/CL (18)
となり,増幅回路のユニティゲイン周波数ωを,電源電圧やプロセスばらつきに依存しない一定値にすることができる。
gm(OTA)=1/B*Rs=gm(M1)/B (17b)
gm(M1)/B*Cs=gm(OTA)/A*CL (18b)
フィードバック抵抗Rv=2Rs(またはRv=2B*Rs)とするためには,例えば,フィードバック抵抗Rvをソース抵抗Rsの2倍(または2B倍)の抵抗値を有するトランジスタや抵抗回路にすればよい。そして,制御回路CONTによる制御信号φcによりフィードバック抵抗Rvの抵抗値がソース抵抗Rsと同様に制御されることで,Rv=2Rs(またはRv=2B*Rs)が保たれる。
トランジスタと可変抵抗を有し,前記トランジスタに電源電圧に依存せず前記可変抵抗に反比例したトランスコンダクタンスを発生させるバイアスユニットと,
前記バイアスユニットが生成するバイアス電流をカレントミラーする第1の電流源と,第1の容量と,第2の容量と,前記第1の容量に前記第1の電流源の電流を充電する第1のスイッチと,前記第1の容量の電荷を前記第2の容量に転送する第2のスイッチとを有し,前記第2の容量に参照電圧を生成する参照電圧生成回路と,
前記可変抵抗の電圧を前記参照電圧に一致させるように前記可変抵抗の抵抗値を制御する制御信号を出力する制御回路とを有するバイアス回路。
付記1において,
前記バイアスユニットは,互いのゲートが第1のトランジスタのドレインに接続された第1導電型の第1,第2のトランジスタと,互いのゲートが第3のトランジスタのドレインに接続された第2導電型の第3,第4のトランジスタとを,第1,第4のトランジスタのドレインと,第2,第3のトランジスタのドレインとで接続し,前記第2のトランジスタのソースと基準電圧との間に前記可変抵抗としてソース抵抗手段を有するバイアス回路。
付記2において,
前記参照電圧生成回路は,さらに,前記第1の容量の電荷を放電する第3のスイッチを有し,前記第3のスイッチ,第1のスイッチ,第2のスイッチの順にサイクリックに導通することを特徴とするバイアス回路。
付記2または3において,
前記参照電圧生成回路の前記第1の電流源は,前記第3,第4のトランジスタとカレントミラーを構成する第5のトランジスタを有するバイアス回路。
付記2において,
前記ソース抵抗手段は被制御トランジスタを有し,前記制御回路はオペアンプを有し,前記オペアンプの出力が前記制御信号として前記被制御トランジスタのゲートに入力されるバイアス回路。
前記ソース抵抗手段は複数の抵抗素子を組み合わせた抵抗回路を有し,前記制御回路の制御信号により前記抵抗回路の複数の抵抗素子の組み合わせが変更制御されるバイアス回路。
付記1乃至4のいずれかに記載のバイアス回路と,
ゲートに入力信号が印加され互いのソースが接続された差動トランジスタ対と,前記差動トランジスタ対のソースと基準電圧との間に設けられ前記バイアス回路のバイアス電流をカレントミラーする第2の電流源とを有するアンプユニットとを有する増幅回路。
付記7において,
前記差動トランジスタ対の少なくとも一方のドレインに接続される出力負荷容量が,前記第1の容量と等しい容量または定数倍の容量を有する増幅回路。
付記1乃至4のいずれかに記載のバイアス回路と,
ゲートに入力信号が印加される差動トランジスタ対と,前記差動トランジスタ対のソース間に設けられたフィードバック抵抗手段とを有するアンプユニットとを有し,
前記バイアス回路の制御回路の制御信号により前記フィードバック抵抗の抵抗値が制御される増幅回路。
付記9において,
前記第2のトランジスタが第1のトランジスタの4倍のトランジスタサイズを有し,前記フィードバック抵抗の抵抗値が,前記ソース抵抗手段の抵抗値と等しくまたは定数倍で,
前記差動トランジスタ対の少なくとも一方のドレインに接続される出力負荷容量が,前記第1の容量と等しい容量または定数倍の容量を有する増幅回路。
付記10において,
前記フィードバック抵抗と前記ソース抵抗手段は,同じ製造プロセスで製造されている増幅回路。
付記10において,
前記出力負荷容量と前記第1の容量は,同じ製造プロセスで製造されている増幅回路。
CONT:制御回路 Rs:可変抵抗,ソース抵抗
Vs:可変抵抗の電圧 Vr:参照電圧
Cs:参照容量 Cr:保持容量
Claims (7)
- 互いのゲートが第1のトランジスタのドレインに接続された第1導電型の第1,第2のトランジスタと,互いのゲートが第3のトランジスタのドレインに接続された第2導電型の第3,第4のトランジスタとを,第1,第4のトランジスタのドレインと,第2,第3のトランジスタのドレインとで接続し,前記第2のトランジスタのソースと基準電圧との間に可変抵抗としてソース抵抗手段を有し,前記第1のトランジスタに電源電圧に依存せず前記可変抵抗に反比例したトランスコンダクタンスを発生させるバイアスユニットと,
前記バイアスユニットが生成するバイアス電流をカレントミラーする第1の電流源と,第1の容量と,第2の容量と,前記第1の容量に前記第1の電流源の電流を充電する第1のスイッチと,前記第1の容量の電荷を前記第2の容量に転送する第2のスイッチとを有し,前記第2の容量に参照電圧を生成する参照電圧生成回路と,
前記可変抵抗の電圧を前記参照電圧に一致させるように前記可変抵抗の抵抗値を制御する制御信号を出力する制御回路とを有するバイアス回路。 - 請求項1において,
前記第2のトランジスタのサイズが前記第1のトランジスタのサイズよりも所定数倍大きいバイアス回路。 - 請求項2において,
前記参照電圧生成回路は,さらに,前記第1の容量の電荷を放電する第3のスイッチを有し,前記第3のスイッチ,第1のスイッチ,第2のスイッチの順にサイクリックに導通することを特徴とするバイアス回路。 - 請求項1乃至3のいずれかに記載のバイアス回路と,
ゲートに入力信号が印加され互いのソースが接続された差動トランジスタ対と,前記差動トランジスタ対のソースと基準電圧との間に設けられ、前記バイアス回路のバイアス電流をカレントミラーする第2の電流源とを有するアンプユニットとを有する増幅回路。 - 請求項1乃至3のいずれかに記載のバイアス回路と,
ゲートに入力信号が印加される差動トランジスタ対と,前記差動トランジスタ対のソース間に設けられたフィードバック抵抗手段とを有するアンプユニットとを有し,
前記バイアス回路の制御回路の制御信号により前記フィードバック抵抗の抵抗値が制御される増幅回路。 - 請求項4において,
前記差動トランジスタ対の少なくとも一方のドレインに接続される出力負荷容量が,前記第1の容量と等しい容量または定数倍の容量を有する増幅回路。 - 請求項5において,
前記第2のトランジスタが第1のトランジスタの4倍のトランジスタサイズを有し,前記フィードバック抵抗の抵抗値が,前記ソース抵抗手段の抵抗値と等しくまたは定数倍で,
前記差動トランジスタ対の少なくとも一方のドレインに接続される出力負荷容量が,前記第1の容量と等しい容量または定数倍の容量を有する増幅回路。
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