KR950014094B1 - 샘플된 아날로그 전기신호 처리방법 및 장치 - Google Patents

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내용 없음.

Description

샘플된 아날로그 전기신호 처리방법 및 장치

제 1 도는 입ㆍ출력 신호가 전압을 포함하는 본 발명에 따른 신호처리 회로 장치도.

제 2 도는 본 발명에 따른 신호조작이 일어나며, 적분기로 장치되는 제 1 도의 한 부분에 대한 일실시예도.

제 3 도는 제 2 도에 도시된 장치의 트랜지스터 레벨 회로.

제 4 도는 양 및 음극성 신호를 구비하는 제 2 도에 도시된 회로의 제 2 트랜지스터 레벨장치도.

제 5 도는 제 4 도에 도시된 적분기의 응답을 나타내는 곡선도.

제 6 도는 본 발명에 따른 신호처리 회로장치에 사용하기에 적합한 전류미러의 일실시예도.

* 도면의 주요부분에 대한 부호의 설명

2 : 필터 3 : 전압-전류 컨버터

4 : 샘플 및 홀드회로 7 : 로우 패스 필터

본 발명은 샘플된 아날로그 전기신호 처리방법 및 장치에 관한 것이다.

쉽게 집적될 수 있고 회로를 이용하는 아날로그 신호를 처리하기 위해서 스위치된 캐패시터 기술이 사용되었다. 점유되는 영역으로 인해 큰 값의 저항기를 집적하는 것이 곤란하여 집적에 의해 발생된 저항기와 캐패시터값 사이의 상호관계가 양호하지 못해서 결과 시정수가 불량하게 규정되므로, 전하 패킷의 조작에 의해 처리되도록 회로에 그리고 회로로부터 스위치되는 캐패시터의 등가저항을 사용하는 기술이 집적이 요구되는 아날로그 신호처리에 사용되었다.

그것들이 널리 사용된다 할지라도, 스위치된 캐패시터 회로는 확실한 단점을 갖고 있다. 선형인 캐패시터, 말하자면 그 캐피시턴스가 신호 레벨에 따라 크게 변해서는 안되는 캐패시터 생산이 필요하다. 이것은 캐패시터의 판을 위해 두개의 폴리실리콘층을 제공하므로 CMOS 집적회로내에서 성취되었다. 그러나 디지탈 회로의 집적에 사용된 표준 CMOS 처리는 더블 폴리실리콘층을 사용하지 않는다. 결국 디지탈 회로와 같은 칩에 형성되는 스위치된 캐패시터 회로는 부가적인 처리단계를 필요로 한다. 스위치된 캐패시터 회로에서 연산 증폭기를 위해 요구된 보상 캐패시터와 함께 더블 폴리실리콘층 스위치 캐피시터는 전체 실리콘 영역의 주요 비율을 설명할 수 있다. 이렇게 하여 비교적 큰 칩을 생산할 수 있다. 또한 대부분의 스위치된 캐패시터 시스템에서, 각 증폭기 및 스위치는 개별적으로 설계되어야 하며 회로를 적당히 작동시키기 위해 특별한 조건에 대해 최적화 되어야 한다.

본 발명의 목적은 더 쉽게 집적될 수 있는 아날로그 신호처리 회로를 구비하는 것이다.

본 발명은 다음의 단계를 구비하는 샘플된 아날로그 전기신호 처리방법을 구비하는데 상기 단계에는, a)각 샘플을 전류로 변환하며, 만약 그것이 이미 그러한 형태가 아니라면, b) 선정된 비율로 하나 이상의 선행 샘플 주기의 입력 샘플 전류로부터 유도된 전류와 현 샘플 주기의 입력 샘플 전류를 결합시키며, c) 연속 샘플주기에서 단계 b)에 의해 발생된 결합된 전류로부터의 처리된 출력신호를 유도한다.

본 발명은 조작된 량이 스위치된 캐패시터 회로의 경우에서 처럼 전하가 아니라 전류가 되게 하는 것에 기초해 있다. 전하가 아니라 전류가 되게 조작된 량을 선택하는 것은 새로운 기술의 특징을 갖는다.

따라서 스위치된 캐패시터 회로에서 신호 처리는 전기적 전하를 가산, 감산 또는 저장하므로 성취되는데 여기서 본 발명에 따른 방법에서 신호 처리는 전기전류를 축소 또는 확대하며, 가산하며, 감산하거나 저장하므로 실제 조작된 전기적 량이 다르다 할지라도 전기량의 처리에는 상당한 유사점이 있다. 특히 스위치된 캐패시터 회로에 Z 변환응용과 관련된 모든 수학이 조작된 량으로서 그 공급 전류에 동일하게 적용된다.

조작된 량으로서의 전류를 선택함으로 여러 가지 장점을 얻을 수 있다. 상기 기술은 고급 선형 캐패시터를 필요로 하지 않는다. 직접적인 결과로서, 선형 캐패시터를 조립하는데 스위치된 캐패시터에서 사용되는 제 2 폴리실리콘층이 필요 없다. 그러한 경우에 디지탈 회로의 집적에 사용된 표준 CMOS 처리는 새로운 기술을 사용하는 회로 실시에 사용될 수 있다. 이것은 실제로 VLSI와 공용할 수 있다. 왜냐하면 큰 영역의 더블 폴리실리콘층 스위치된 캐패시터가 필요치 않으며 새로운 기술로 캐패시터에 대한 요구조건이, 선형일 필요가 없으며 게이트 산화물 또는 확산 캐패시터이어도 괜찮은 monotomic 전하/전압관계를 갖으며 작은값을 갖는 캐패시터에 대한 것 뿐이기 때문이다. 따라서, 주어진 기능에 대해 상기 실행은 그 스위치된 캐패시터 한쪽바다 작을 것이다. 또한 칩 영역은 더 작은 기하학적 MOS 처리를 사용하여 감소될 수 있다. 종래의 조잡한 처리로 설계된 회로는 외형을 기하학적으로 축소시키므로 마스크 제작 및 에칭기술로 개발하는 장점이 있다. 가하학적 축소는 스위치된 캐패시터 회로내에서 일반적으로 실행될 수 있다. 왜냐하면 증폭기 정착시간 및 스위치 저항과 같은 회로 파라메타는 MOS 소자의 채널폭/길이비가 일정하게 유지될지라도 변하여 손상되기 때문이다.

스위치된 캐패시터 시스템에서, 각 증폭기 및 스위치는 개별적으로 설계되어야 하며 회로가 적당히 작동하도록 특별한 환경에 대해 최적화 되어야 한다. 본 발명에 따른 방법을 사용하는 회로와 반대로, 작동 원리는 요구된 두개의 기본회로 소자, 즉 저입력 임피던스 고출력 임피던스 전류미러 및 아날로그 메모리 계열이, 각 IC 처리를 위해서만 한번 설계되게 한다는 것이다. 물론, 각 축척요인에 대해 구분된 전류미러를 설계하는 것이 필요하다. 따라서 일단 특별한 시스템 구성이 실시되면, 새로운 기술의 실시예를 위해 회로 설계에 사용된 시간은 스위치된 캐패시터 연구에 요구된 시간에 비해 상당히 감소될 수 있다. 본 발명에 의해 가능하게 된 회로의 독립 세포 원리는 준-관계의 설계절차에 대한 방법을 열어 놓았다.

이 기술의 주요 장점은 그 불연속 시간작동의 결과이다. 스위치된 캐패시터 신호처리 시스템 또는 신호샘플이 실행되는 어떤 시스템에서 처럼, 일부 형태의 앤티 에어라이징 필터링은 제 1 샘플 및 홀드 작동전에 요구된다. 전체 회로 기능의 복잡성의 증가를 표시하는 것과는 별개로, 앤티 에어라이징 필터가 제 2 폴리실리콘 또는 그 일체의 실행을 위한 다른 처리 수정을 필요로 하면 VLSI 호환 기술이 필요하다.

그러나 본 발명은 전기 전류 형태의 샘플된 아날로그 전기신호 처리방법에 관한 것이며, 양극성 칼륨 아세나이드와 같은 대체 집적회로 기술 또는 불연속 성분으로 구성된 회로에 의해 수행될 수 있음을 유의해야 한다.

본 발명은 또한 샘플된 아날로그 전기신호를 처리하기 위한 회로장치를 제공하는데, 각 샘플은 전류의 형태이며, 상기 회로장치는 하나 이상의 선행 샘플주기내 입력 샘플 전류로부터 유도된 전류와 현재의 샘플주기내 입력 샘플 전류를 선정된 비율로 결합시키기 위한 수단과 연속 샘플주기내 결합수단에 의해 발생된 결합 전류로부터 또는 상기 전류로서 처리된 출력신호를 유도하기 위한 수단을 구비한다.

주어진 샘플주기의 부분에 대해 일정한 입력 샘플 전류를 홀딩하기 위해 수단이 구비된다.

이것은 신호가 정착되게 하는 시간을 허용하는 주어진 부분동안 신호 결합이 발생하게 하며 각 시간 샘플주기 동안 출력신호가 유효하게 규정되게 한다.

상기 결합수단을 한 샘플주기 동안 형성된 결합 전류를 저장하기 위한 수단과, 다음 샘플주기 동안 입력샘플 전류와 선정된 비율로 결합시키기 위해 저장된 전류를 유용하게 하는 수단을 구비한다.

따라서 각 샘플주기에서 입력 샘플 전류는 선행 샘플주기에 저장된 전류와 결합되며 결합된 전류는 다음 샘플주기내 입력 전류 샘플과 결합되기 위해 저장된다.

저장수단은 전류 메모리를 구비하는데, 상기 전류 메모리는 현재의 샘플주기의 주어진 부분 동안 입력 전류를 수신하기 위한 입력수단과, 현재의 샘플주기 동안 입력 전류에 종속된 크기를 갖는 후속 샘플주기의 주어진 부분 동안 출력 전류를 발생하기 위한 수단을 포함하며, 상기 발생수단은 각 샘플주기의 나머지 동안 전류 메모리의 입출력 전류를 감결합시키기 위한 수단과 현재 샘플주기의 나머지에 대해 현재 샘플주기의 주어진 부분 동안 입력 전류에 의해 샛트된 출력 전류 값을 유지하기 위한 수단을 구비한다. 상기 전류메모리는 전류미러회로의 입출력 전류 브랜치를 감결합하기 위한 전류미러회로 수단과 입출력 브랜치가 감결합 될때 출력 브랜치내에 전류를 유지시키기 위한 수단을 구비하는데 상기 전류 메모리의 출력은 입출력 브랜치가 감결합 될때 유용해진다. 전류미러의 입출력 브랜치가 감결합되게 하므로 입력 브랜치에 의해 발생된 제어전압은 입출력 브랜치가 저장된 전류가 출력 브랜치에 의해 발생되도록 감결합될 때 출력 브랜치에 인가된다.

상기 전류 메모리는 제1 및 제 2 전류미러 회로를 구비하는데, 각각의 전류미러회로는 입출력 브랜치가 감결합 될때 출력 브랜치내에 전류를 유지하기 위한 수단과 입출력 전류 브랜치를 감결합하기 위한 수단을 포함하며, 제 1 전류미러로부터의 출력 전류를 제 2 전류미러 회로의 입력 브랜치로 인가하기 위한 수단을 구비하며, 입출력 전류 브랜치가 감결합 될때 샘플주기의 한 부분내 제 2 전류미러의 출력 브랜치로부터 전류 메모리의 출력 브랜치를 유도하며 여기서 각 샘플주기내 각 비중첩 주기 동안 제1 및 제 2 전류미러 회로의 입출력 브랜치가 결합되는 수단을 구비하며, 상기 제 1 전류미러는 샘플주기의 주어진 주기의 적어도 한 부분동안 결합되며 제 2 전류미러 회로는 샘플주기의 나머지중 한 부분 동안 결합된다.

이 두개의 단 메모리는 샘플주기의 주어진 부분 동안 출력전류가 일정한 값을 갖도록 한다. 물론, 입출력 브랜치가 결합되는 즉, 결합이 하나의 샘플주기 이상의 간격에서만 대체하여 수행되는 비중첩 주기동안 적당한 클럭신호를 선택하므로 하나 이상의 더 긴 저장주기 동안 배치하는 것이 가능하다.

각 전류미러 또는 그 출력 브랜치는 전계효과 트랜지스터를 구비하는데, 전류 유지수단은 게이트와 소스전극 사이에 접속된 캐패시터를 포함한다.

전계효과 트랜지스터의 게이트와 소스전극 사이에 매우 높은 임피던스가 있으므로 캐패시터의 전하는 샘플링 주기에 비해서 특히 긴 주기 동안 유지될 수 있다. 입출력 브랜치가 결합될 때 브랜치내 FET의 게이트-소스 전압은 입출력 브랜치가 감결합될 때 캐패시터에 의해 유지된다.

FET의 입력 임피던스와 캐패시터의 누설 전류는 출력전류가 요구된 값에 충분히 가깝게 유지되는 최대시간 길이 동안 유지된다. 클럭 주파수에 따라서 낮은 누설전류를 갖는 형태로 이 캐패시터를 구성하는 것이 필요하다.

제 1 도에 도시된 바와같이, 전류장치는 로우패스 필터(2)에 공급되어 입력(1)을 갖는데, 신호가 자연히 대역이 제한되지 않으면 이것은 앤티 에어라이스 필터로서 작용한다. 필터(2)의 출력은 전압전류 컨버터(3)에 공급되는데 이것은 필터(2)와 대체 해서 결합될 수 있다. 전압-전류 컨버터(3)는 입력 신호가 전류의 형태였을 때 물론 생략될 수 있다. 전압-전류 컨버터(3)의 출력은 샘플 및 홀드회로(4)의 입력에 공급된다. 이것은 신호 처리회로(5)에 대한 샘플된 입력을 발생한다. 샘플 및 홀드회로(4)는 전압-전류 컨버터(3)전에 대체해서 배치될 수 있다. 샘플된 신호처리 회로(5)의 출력은 전류-전압 컨버터(6)에 공급되는데 그 출력은 로패스 출력(7)를 통해 상기 장치의 출력(8)으로 통과한다.

샘플된 신호처리 회로(5)는 요구된 출력 신호를 발생하도록 샘플된 전류를 조작하기 위해 배치된다. 정확한 형태의 신호 처리회로(5)는 신호 조작이 작동되는 것에 의존한다. 예를들어, 그것은 제 2 도에 도시된 것과 같은 하나 이상의 적분기 회로를 구비한다. 클럭 발생기(9)는 샘플 및 홀드회로(4)와 신호처리 회로(5)에 클럭을 공급한다. 신호처리회로(5)는 샘플 및 홀드회로(4)의 출력으로부터 샘플 전류 전달에 처리를 동기화 시키기 위해 클럭회로(9)로부터의 클럭을 사용한다.

신호조작은 요구된 비율로 하나 이상의 선행 샘플 주기에서 전기전류에 현재 샘플주기의 전기전류를 결합시키므로 수행된다. 결국 신호처리 회로(5)는 적어도 선행 샘플주기로부터 전류를 이용할 수 있어야 한다. 그러나 이것은 선행 샘플주기내 입력 전류가 사용가능해야 하는 것을 의미하는 것이 아니라 선행 샘플주기에 대한 조작된 전류가 현재의 샘플주기내 전류와 함께 사용되는 것을 의미한다.

출력신호가 전류의 형태이면 전압-전류 컨버터는 생략될 수 있다. 유사하게 입력신호가 다른 형태이면 적당한 컨버터가 전압-전류 컨버터로 대치될 수 있는데, 예를들면 온도-전류 컨버터 또는 디지탈-아날로그 컨버터에 의해 발생되는 전류가 있다. 유사하게 전류-전압 변환은 요구된 출력 신호로 변환하기 위한 적당한 컨버터 회로에 의해 대치될 수 있다.

제 2 도는 신호처리 회로(5)로서 사용하기에 적당한 신호처리회로의 한 예를 도시한다. 제 2 도에 도시된 회로장치는 적분기로서 작용한다. 제 2 도에 도시된 적분기의 입력(51)에 인가된 전류는 전류(52)의 입력에 공급된다. 전류미러의 출력은 합 노드(53)에 공급되는데, 그쪽으로 전류 메모리(54)의 입력 및 전류미러(55)의 출력이 접속된다. 전류 메모리(54)의 출력은 전류미러(55)의 입력에 접속되며 전류미러(55)의 제 2 출력은 적분기의 (56)에 접속된다.

동작에 있어서, 전류 샘플은 입력(51)에 공급되며 입력 전류 샘플은 전류미러(52)에서 재생성된다. 적분기가 0으로 리셋트 되었다고 한다면, 제 1 전류펄스가 발생할때 이것은 전류 메모리(54)에 저장된다. 다음번 샘플주기에서 입력(51)에 인가되는 입력 전류 샘플에는 전류미러(55)의 출력에서의 전류가 더해진다. 전류미러(55)의 출력에서의 전류는 선행 샘플주기 동안에 전류 메모리(54)에 저장된 전류가 될 것이다. 합산마디(53)에서 합산된 전류는 이제 전류 메모리(54)의 입력에 공급된다. 따라서 제 1 샘플주기 동안에 적분기의 출력은 0이 될 것이다. 제 2 샘플주기 동안에 전류 메모리(54)의 출력은 제 1 샘플주기 동안에 인가되는 전류와 동일하며 따라서 적분기의 출력은 제 1 샘플주기 동안에 인가된 전류와 역시 동일할 것이다. 또한, 제 2 샘플주기 동안에 전류 메모리(54)의 입력은 제 2 샘플링주기 동안의 전류와 전류메모리(54)의 출력으로부터 끌어낸 제 1 샘플링주기 동안의 전류의 합을 수신하므로 제 3 샘플링주기 동안에 적분기의 출력은 전류 메로리(54)의 출력과 동일한 것으로 추정되며 제 1 샘플링주기 동안의 전류에 제 2 샘플링주기 동안의 전류를 더한 것과 동일할 것이다. 따라서 상기 장치는 연속되는 샘플주기에서 샘플전류를 계속 더하며 각각의 샘플링 주기에서 전류의 합을 출력해서 생성하는데 상기된 바는 적분기가 리세트된 때부터 발생한다. 상기된 바는 전류미러(52) 및 (55)의 이득이 1과 같을 것임을 추측케 한다. 분명히 상기된 점이 꼭 그러한 것은 아니며 이득은 적분기에 원하는 특성을 주기위해 선택될 수 있다. 예컨데, 전류미러(55)의 이득이 1보다 적게 설정되면 손실 적분기가 제공될 수 있다. 만약 전류미러(52)의 이득이 α와 같고 전류미러(55)의 이득이 β와 같으며 적분기가 0으로 세트된 후로 n샘플링주기가 경과되었다고 가정한다면 n번째 주기 동안에 적분기의 전류 출력은

I_OUT(n)=β×I_OUT(n-1)+αI_1N(n-1)

제 5 도는 α가 0.5로 세트되고 첫번째 경우에 β가 1로 두번째 경우에 β가 0.8로 세트되었을 때 제 2 도에 도시된 적분기의 응답을 도시한다. 첫번째 경우는 이상적인 적분기를 두번째 경우는 손실 적분기를 나타낸다.

제 3 도는 제 2 도에 도시된 형태의 적분기의 트랜지스터 레벨 회로 다이어그램이다. 제 3 도에 도시된 것처럼 전류미러(52)는 두개의 전계효과 트랜지스터(FETS) T₁및 T₂로 구성된다. 트랜지스터 T₂의 드레인으로 형성되는 전류미러(52)의 출력은 합산 접합점(53)에 연결된다.

트랜지스터 T₄의 소오스는 전류 메모리(54)의 입력이다. 전류 메모리는 트랜지스터 T₄, T₈, T₆, T₉: 캐패시터 CA 및 CB : 두개의 스위치 S1 및 S2를 구비한다. 스위치 S1 및 S2는 클럭 발생기(9)로부터의 펄스 Φ_A및 Φ_B에 의해 동작된다.

상기 펄스들은 비-중첩이며 샘플링 속도로 발생한다. 즉 각각의 샘플주기에서 Φ_A및 Φ_B펄스가 존재한다. 적분기가 리세스 되었다고 한다면, 하나의 샘플링 주기에서 입력(51)에 인가되는 입력신호 전류는 합산 접합점(53)에 따라서 전류 메로미(54)의 입력에 인가되는 트랜지스터 T₂의 출력에서 반영된다. 샘플주기의 첫번째 부분 Φ_A동안에, 스위치Φ_A는 닫혀지며 따라서 트랜지스터 T₈는 트랜지스터 T₄에 인가되는 전류를 반영한다. 동시에 캐패시터 CA는 트랜지스터 T₈및 T₄의 게이트 소오스 전위에 충전한다.

첫번째 부분 Φ_A의 끝에서 스위치 S1가 개방될때, 캐패시터 CA의 전하는 트랜지스터 T₈의 게이트 소오스 전위를 유지시키며 따라서 전류는 트랜지스터를 통하여 흐른다. 샘플주기의 제 2 비-중첩부분 Φ_B동안에 스위치 S²는 닫혀지며 트랜지스터 T₉및 T₆는 전류미러를 형성하고, 트랜지스터 T₉는 입력 가지가 되며 트랜지스터 T₆는 출력 가지가 된다. 주기 Φ_B동안에 스위치 S²가 닫혀질때, 트랜지스터 T₆에 의해 생성되는 출력 전류는 스랜지스터 T₉에 인가되는 입력 전류를 반영하며 동시에 캐패시터 CB는 트랜지스터 T₆의 게이트-소오스 전위에 충전된다. 따라서, 스위치 S²가 개방될 때, 트랜지스터 T₆를 통과하는 전류는 캐패시터 CB에 축전된 전압에 의해 유지된다.

그러므로 샘플링 주기 n에서 주기 Φ_B때까지 주기(n-1) 동안의 출력은 트랜지스터 T₆에 유지된다. 트랜지스터 T₁₂의 게이트-소오스 전위는 캐패시터 CB의 전하에 의해 결정되며 적분기의 출력 전류는 트랜지스터 T₁₂를 통과하는 전류로부터 유도된다.

상기 출력 전류는 트랜지스터 T₆를 통과하는 전류에 비례하며, 비례상수는 트랜지스터 T⁶및 T₁₂의 크기에 따른다.

제 3 도에 도시된 실시예에서, 전류미러(52)는 트랜지스터 T₁및 T₂로 형성되며, 전류 메모리(54)는 트랜지스터 T₄, T₈, T₆, T₉캐패시터 CA, CB 및 스위치 Φ_A, Φ_B로 구성되고, 전류미러(55)는 캐패시터 CB 및 트랜지스터 T₆, T₁₂로 구성된다. 주기 Φ_B동안에 트랜지스터 T₉는 전류미러(55)의 일부분을 형성한다.

제 3 도에 도시된 회로는 단일-방향성 전류에만 적합하다. 기준에 대하여 양의 값 및 음의 값을 가지며 따라서 양-방향성 입력전류를 주는 신호에 부응하기 위해, 입력 전류에는 입력 전류가 ±I_bias의 피크 대 피크범위를 갖도록 하는 바이어스 전류 I_bias가 더해지며, 단 방향성 전류가 입력(51)에 제공되는 동안 회로는 2I_bias의 피크 전류를 다루도록 설계되었다고 추정된다. 제 4 도에 도시된 장치는, 제 4 도에 도시된 장치와 유사하지만 바이어스 전류에 첨가되는 양-방향성 입력 전류 및 유사한 형태 말하자면 바이어스 전류 I_bias에 첨가되는 양-방향성 신호 전류를 가지며 생성될 출력이 실현가능하도록 부가적인 바이어스 전류원이 제공된다. 제 4 도에서, 제 3 도의 성분과 같은 기능을 갖는 성분에는 같은 참조기호가 주어진다.

제 4 도에 도시된 회로는 트랜지스터 T₂의 드레인과 양의 공급 레일 사이에 접속된 전류 소스(60)를 갖는다. 전류 소스(60)는 전류 αI_bias를 제공하는데, 여기서 α는 트랜지스터 T₁및 T₂를 구비하는 전류 미러의 이득이다. 결국 입력 전류 I_biasti가 입력(51)에 인가되면 전류 αi=α(I_bias+i)-×I_bias는 라인(70)상의 합접합(53)에 공급된다. 또다른 전류 소스(61)는 음의 공급 레일과 합접합(53) 사이에 접속된다. 전류 αi 가 양 방향이므로 전류 메모리의 입력상의 다이오드 접속 트랜지스터 T₄가 역방향 바이어스 되지 않도록 그것을 바이어스 전류에 중첩시키는 것이 필요하다. 전류소스(61)는 라인(70)상에서 전류 αi에 가산되는 전류 I_bias를 발생하기 위해 배치된다. 전류 메모리(54)는 트랜지스터 T₄및 T₈과 T₉및 T₆으로 형성되는 제1 및 제 2 스위치 전류미러를 구비한다. 트랜지스터 T₉및 T⁶으로 형성된 제 2 전류 미러는 전류미러(55)도 형성하며 트랜지스터 T₆가 전류 βI_bias을 발생하며 트랜지스터 T₁₂가 전류 I_mem을 발생하도록 배치된다. 전류 I_mem은 io+I_bias와 같은데 여기서 io는 통합된 입력 전류이다.

전류 I_mem이 바이어스 전류를 포함하며 전류 βI_mem가 βI_bias를 포함하므로 트랜지스터 T₆에 의해 발생되며 신호 전류는 물론 바이어스 전류가 통합되지 않도록 라인(72)상에서 합접합(53)에 피드백된 전류로부터 전류 βI_bias를 감산할 필요가 있다. 결국 전류 소스(62)는 양의 공급 레일과 트랜지스터 T₆의 드레인 사이에 접속되며, 트랜지스터 T₆에 의해 발생된 전류로부터 감산되는 전류 βI_bias를 발생하기 위해 배치된다.

트랜지스터 T₉와 T₁₂사이의 전류비는 1 : 1이며 트랜지스터 T₁₂에 의해 발생된 전류는 I_mem과 같아서 결국 io+I_bias가 된다. 트랜지스터 T₁₃및 T₁₄에 의해 형성된 전류미러는 1 : 1의 전류비를 갖도록 배치되며 입력 전류방향과 매치시키도록 출력 전류의 방향을 반전시키도록 제공된다. 그것은 요구된 기능에 따라 선택적이며 결국 출력 전류는 요구된 입력에 대해 출력 전류의 반전 트랜지스터 T₁₂의 드레인으로부터 제공된다.

가장 양호한 실시를 위해서, 전류미러(52 및 53)는 높은 출력 임피던스를 갖어야 한다. 도면의 간략화를 위해, 전류미러는 간단한 트랜지스터 쌍으로 도시되었다. 그러나, 전류 미러내의 케스 케이드 트랜지스터 접속은 전류미러의 출력 임피던스를 증가 시키는 데 사용된다. 그러한 두 전류미러는 미합중국 특허 제4,559,284호 및 제4,583,037호에 발표되어 있다. 제 2 도에 도시된 장치내에서 사용될 수 있는 또다른 케스 케이드 전류미러가 제 6 도에 도시되었다.

제 6 도에 도시된 전류미러회로는 라인(510) 상에서 입력을 갖는다. 전류미러는 입력 브랜치에서 두 케스케이드 트랜지스터 T₅₀및 T₅₂로 형성되며 또다른 케스 케이드 트랜지스터 T₅₁및₅₃은 출력 브랜치에서 형성되며, 상기 출력은 라인(512)으로부터 유도된다. 라인(511) 상에서 입력을 갖으며 트랜지스터 T₅₄를 포함하는 또다른 브랜치는 트랜지스터 T₅₂및 T₅₃을 위해 바이어스 전류를 발생하기 위해 제공된다. 트랜지스터 T₅₄는 트랜지스터 T₅₂및 T₅₃의 게이트의 4분의 1비율 길이의 게이트폭을 갖는다. 전류미러의 브랜치내 트랜지스터의 케스 케이드를 연장시키는 것이 가능하다. 제 3 케스 케이드 트랜지스터가 접속될 수 있는데, 여기서 또다른 바이어스 브랜치가 입출력 브랜치내 제 3 트랜지스터를 바이어스 시키기위해 요구된다. 또다른 바이어스 브랜치내 트랜지스터는 제 3 트랜지스터의 1/9인 게이트폭 대 길이비를 갖는다. 이 바이어싱 장치는 전류미러에 대한 입력 신호를 위해 최대의 동영역을 제공한다. 최대 동영역이 요구되지 않으면 케스 케이드 트랜지스터는 고정 바이어스 전위로부터 공급될 수 있다. 작동을 개선하기 위한 전류미러에 대한 또다른 수정은 입출력 브랜치를 주어진 클럭속도 및 유도된 평균 출력 전류로 연속적으로 상호 변화시킴에 의한 동소자 매칭이다. 이 기술은 전류미러의 두 브랜치 사이의 트랜지스터 미스매칭을 보상하기 위해 사용될 수 있다. 동 소자 매칭은 1983년 6월 16일자 "전자 공학"내의 루디 반 데르 플라쉬의 "동 소자 매칭이 칩상에 트림리스 컨버터 장치"에 설명되었다.

본 발명은 이상적 및 로시 집적기의 응용에 관해 설명하지만, 본 발명의 응용범위는 이러한 특별한 형태의 회로 이상으로 확장될 수 있다.

예를들어, 스위치된 캐패시터 기술에 의해 조립될 수 있는 단일 처리 회로는 스위치된 전류 기술로 언급되는 본 발명에 따른 기술을 사용하는 동일한 장치를 갖는다. 따라서 스위치된 캐패시터형 회로내 전하 조작은 스위치된 전류형태의 회로내 전류 조작으로 대치될 수 있다. 전하가 샘플된 바이어스에 가산 및 감산 될 수 있듯이, 전류 역시 샘플된 바이어스 상에서 가산 및 감산될 수 있다.

본 발명을 참조하여, 본 기술에 숙련된 사람이라면 다른 수정이 가능하다. 그러한 수정은 설계 샘플된 아날로그 전기신호 처리 시스템장치 및 소자부품의 설계, 제작 및 사용에서 이미 공지되었으며 이미 설명된 특징에 더해서 또는 그 대신에 사용되는 다른 특징들을 포함한다.

Claims (14)

1. a) 각 샘플이 이미 전류의 형태가 아닌 경우 각 샘플을 전류로 변환시키는 단계, b) 하나 이상의 선행 샘플주기내 입력 샘플 전류로부터 유도된 샘플 전류와 현재의 샘플주기내 입력 샘플전류를 설정된 비율로 결합시키는 단계, c) 연속 샘플링 주기에서 단계 b)에의해 발생된 결합된 전류로부터 처리된 출력 신호를 유도하는 단계로 이루어진 샘플된 아날로그 전기신호 처리방법.
2. 제 1 항에 있어서, 하나의 샘플링 주기 동안에 단계 b)에서 형성된 결합된 전류를 저장하는 단계 및 다음 샘플링 주기 동안 입력 샘플 전류와 설정된 비율로 결합시키기 위해 저장된 전류를 이용할 수 있게 하는 단계로 이루어진 샘플된 아날로그 전기신호 처리방법.
3. 제 1 항 또는 제 2 항에 있어서, 단계 a)가 샘플주기의 주어진 부분에 걸쳐 일정한 전류를 홀딩하는 단계를 더 포함하며 단계 b)가 상기 주어진 부분에서 수행되는 샘플된 아날로그 전기 신호 처리방법.
4. 제 1 항 또는 제 2 항에 있어서, 상기 결합이 전류 가산에 의해 형성되는 샘플된 아날로그 전기신호 처리방법.
5. 제 1 항 또는 제 2 항에 있어서, 상기 결합이 전류 감산에 의해 형성되는 샘플된 아날로그 전기신호 처리방법.
6. 제 1 항 또는 제 2 항에 있어서, 단계 c)에서 발생된 출력신호를 연속 전압 신호로 변환시키는 단계를 더 포함하는 샘플된 아날로그 전기신호 처리방법.
7. 각 샘플이 전류의 형태인 샘플된 아날로그 전기 신호를 처리하기 위한 회로 장치에 있어서, 하나 이상의 선행 샘플 주기내 입력 샘플 전류로부터 유도된 전류와 현재의 샘플주기내 입력 샘플 전류를 설정된 비율로 결합시키기 위한 수단과, 연속 샘플주기에서 상기 결합수단에 의해 발생된 결합된 전류로부터 처리된 출력신호를 유도하기 위한 수단을 포함하는 샘플된 아날로그 전기신호 처리 회로장치.
8. 제 7 항에 있어서, 샘플주기의 주어진 부분동안 일정한 입력 샘플된 전류를 홀딩시키기 위한 수단을 포함하는 샘플된 아날로그 전기신호 처리 회로장치.
9. 제 7 항 또는 제 8 항에 있어서, 상기 결합수단은 한 샘플주기 동안 형성된 결합된 전류를 저장하기 위한 수단과, 다음 샘플 주기 동안 입력 샘플 전류와 설정된 비율로 결합시키기 위해 저장된 전류를 이용할수 있게 하는 수단을 포함하는 샘플된 아날로그 전기신호 처리 회로장치.
10. 제 8 항에 있어서, 상기 저장수단은 전류 메모리를 포함하며, 상기 전류 메모리는 현재의 샘플 주기의 주어진 부분 동안 입력 전류를 수신하기 위한 수단과 현재의 샘플주기 동안 입력 전류에 따르는 크기를 갖는 후속 샘플주기의 주어진 부분 동안 출력 전류를 발생하기 위한 수단을 포함하며, 상기 발생수단이 각 샘플주기의 나머지 동안에 전류 메모리의 입출력 전류를 감결합 시키기 위한 수단과 현재의 샘플주기의 나머지에 대한 현재의 샘플 주기의 주어진 부분 동안에 입력 전류에 의해 셋트된 출력 전류의 값을 유지 하기위한 수단을 포함하는 샘플된 아날로그 전기신호 처리 회로장치.
11. 제10항에 있어서, 상기 전류 메모리는 전류미러 회로의 입출력 전류 브랜치를 감결합시키기 위한 전류미러 회로 수단과 입출력 브랜치가 감결합될때 출력 브랜치의 전류를 유지하기 위한 수단을 포함하는데, 상기 전류 메모리의 출력은 입출력 브랜치가 감결합될때 이용할 수 있는 샘플된 아날로그 전기신호 처리 회로장치.
12. 제 9 항에 있어서, 상기 저장수단은 전류 메모리를 포함하며, 상기 전류 메모리는 입출력 전류 브랜치를 감결합시키기 위한 수단과 입출력 브랜치가 감결합될때 출력 브랜치의 전류를 유지시키기 위한 수단을 각각 포함하는 제1 및 제 2 전류 미러회로와, 제 2 전류 미러회로의 입력 브랜치에 제 1 전류 미러회로로부터의 출력 전류를 인가하기 위한 수단과, 입출력 전류 브랜치가 감결합될때 샘플 주기의 일 부분에서 제 2 전류 미러의 출력 브랜치로부터 전류 메모리의 출력 전류를 유도하기 위한 수단을 포함하는데, 상기 제1 및 제 2 전류미러 회로의 입출력 브랜치는 각 샘플주기의 각 비중첩 주기동안 결합되며, 제 1 전류 미러는 샘플주기의 주어진 주기의 적어도 일 부분 동안 결합되며, 제 2 전류 미러회로는 샘플주기의 적어도 나머지 일부분 동안 결합되는 샘플된 아날로그 전기신호 처리 회로장치.
13. 제11항에 있어서, 각 전류미러의 출력 브랜치는 전계효과 트랜지스터를 포함하며, 전류 유지수단은 게이트와 소스 전극 사이에 접속된 캐패시터를 포함하는 샘플된 아날로그 전기신호 처리 회로장치.
14. 제 7 항 또는 제 8 항에 있어서, 상기 결합수단은 전류 합 노드를 포함하는 샘플된 아날로그 전기신호 처리 회로장치.

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