JP2012503914A - 誤差電圧を発生させるシステム及び方法 - Google Patents

Abstract

本発明は、スイッチドキャパシタの周期的充電動作を精密に制御する回路を提供することによって、高精度の電流基準又は完全に集積化した水晶のない高精度発振器の実現を可能にする。スイッチドキャパシタの両端子間の電圧は上昇し、正確に所望電圧で充電段階の終了時に止まる。相互コンダクタンス増幅器周辺をベースにしたスイッチの適切なネットワークを用いて、所望電圧とスイッチドキャパシタの両端子間の電圧との間の誤差電圧は、誤差電流を与えるために相互コンダクタンス増幅器により増幅される。誤差電流は積分した増幅誤差電圧を与えるために時間と共に積分される。適切なフィードバックを用いることによって、誤差電圧は、その値が静電容量、電圧、及び周波数に依存する正確な出力電流を与えるために、最小にされることができる。異なるフィードバック構成において、記載されている回路は、その周波数が抵抗及び静電容量に依存する高精度の水晶のない発振器を提供するために、周波数ロックループの一部として用いることができる。回路は、増幅器のオフセット及び帯域幅、スイッチ抵抗、デューティサイクル、並びに増幅器入力の非対称リップルに反応しない。回路はまた、温度変化を補償する手段と、プロセス変動に因って集積回路で一般に起こっている抵抗及び静電容量の変化を補償する手段と、を備える。

Description

本発明は、スイッチドキャパシタ回路及び技術の分野、より詳細には高精度電流発生器及び高精度発振器の実現におけるこの種の回路の使用に関する。

スイッチドキャパシタ・ネットワークは、回路内の抵抗性負荷をシミュレーションするその能力を考慮して電子回路の設計において広く使われている。周波数ｆｓｗで切り換えられるスイッチドキャパシタＣｓｗを用いて、Ｒｅｑ＝１／（ｆｓｗ×Ｃｓｗ）であるＲｅｑの等価抵抗を実現することができる。半導体集積回路の製作では、容量値の絶対的な精度が十分大部分の半導体製作プロセスの制御の範囲内であるのに対し、抵抗値の絶対的な精度は容易に達成できないことは周知である。このために、アナログ半導体回路設計におけるスイッチドキャパシタ回路の使用は、高精度の抵抗値が必要とされる状況において特に重要である。

「バンドギャップ基準回路」として公知の高精度の電圧基準回路が、現在では周知であり、広く利用されている。この種の高精度のバンドギャップ基準回路の実施例は、特許文献１にＤ．シュシャク（Ｓｕｓａｋ）により記載されている。しかしながら、高精度で安定な電流基準の生成は、より困難な作業である。高精度の電流基準発生器を利用できることは、センサー（例えば、ホール素子バイアス）、データ変換装置（例えば、電流ステアリングＤＡＣ）等を必要とする応用において精度を達成するために必要である。

この種の電流基準回路は、桜井らによって２００６年６月８日に出願された特許文献２「基準電流源の電流制御回路を含む半導体素子」に記載されているように、混合信号閉ループ回路においてスイッチドキャパシタ、比較器、電圧基準、及び基準クロックを使用して実現することができる。この回路には、それが比較器内の遅延に影響されやすく、従って、製作プロセスの変化、電源変化、及び温度変化に起因する重大な精度欠陥をもたらすという欠点がある。

スイッチドキャパシタに基づくアナログ・バッファ回路が、チェオル・ミン（Ｃｈｅｏｌ−Ｍｉｎ）らによって特許文献３に記載されているが、この回路は入力電圧のコピーに１の固定利得を提供する一方で、差動誤差信号を増幅して積分することができる増幅器は高精度の電流基準発生器を提供する問題を解決することを必要とする。

特許文献４において、モロ（Ｍｏｒｏ）らは従来の一定ｇｍバイアス電流発生回路を記載しており、そこでは、抵抗性素子は、バッファコンデンサと共に、そのスイッチドキャパシタ等価ネットワークと直接置き換えられる。この回路の主要な目的は、高精度の絶対的な電流基準を提供することではなくむしろ、バイアス電流をプロセス及び温度の変化に適応させることによって、かなり一定の性能（それはｇｍ／Ｃに依存する）のためにアナログ回路にバイアスをかけることである。この回路は後述する多くの不正確さを欠点として持ち、それはこの回路が高精度の電流基準発生器として有用であるのを妨げる。

アナログ及び混合信号回路設計における別の重要な構成要素は発振器である。通常、高精度の発振器を構成するために、水晶又はセラミック共振子が用いられる。これは、それらが利用できる水晶又はセラミックの周波数に対応する予め設定された周波数を通常有するという事実のため、あまり柔軟性がない、大きくて費用のかかる解決策につながる。制御可能な発振器及び閉ループ構成のデバイダを有するスイッチドキャパシタ・ネットワークを用いて、非常に高精度且つ柔軟性のある発振器を実現できる。この種の回路の実施例は、Ｔ．Ｒ．ヴィスワナタン（Ｖｉｓｗａｎａｔｈａｎ）、Ｓ．マーツザ（Ｍｕｒｔｕｚａ）、Ｖ．Ｈ．スイード（Ｓｙｅｄ）及びＭ．スタッツェル（Ｓｔａｓｚｅｌ）によって非特許文献１に記載されている。

図１ａは、スイッチドキャパシタ（ＣＳＷ）及び増幅器（ＡＭＰ）が通常、スイッチドキャパシタ（ＣＳＷ）の両端子間の所望電圧、従って所望の電流の流れを得るために、ヴィスワナタンらの研究により発想された回路において用いられる方法を例示する。この回路では、スイッチドキャパシタ（ＣＳＷ）は、基準電圧（ＶＲ）と位置ＮＢにおけるスイッチドキャパシタ・ネットワークの両端子間の電圧の差に対応するように構成される演算増幅器（ＡＭＰ）を有するフィードバック回路において使用される。このように検出される差はスイッチドキャパシタ内の電流量を制御するために用いる。

米国特許第５，９００，７７３号明細書 米国特許出願公開第２００６／０１１９４２２（Ａ１）号明細書 米国特許出願公開第２００５／０２５８９９７（Ａ１）号明細書 欧州特許出願公開第１，７１２，９７３（Ａ２）号明細書 英国特許出願第２，０９５，９４６（Ａ）号明細書

「スイッチドキャパシタ周波数制御ループ」固体回路のＩＥＥＥジャーナル、第１７巻４号、１９８２年８月発行、ｐｐ．７７４〜７７８

上記の設計はいくつかの不正確を欠点として持ち、それは図１ｂの波形を参照して次に説明される。第１段階（ｐｈ１）において、スイッチドキャパシタは演算増幅器（ＡＭＰ）に接続されている。演算増幅器（ＮＢ）の入力が、スイッチドキャパシタ（ＣＳＷ）と並列に接続されたバッファコンデンサ（ＣＢ）を有するので、スイッチドキャパシタ（ＣＳＷ）が演算増幅器（ＡＭＰ）に接続される瞬間に、演算増幅器（ＮＢ）の入力の電圧が、スイッチドキャパシタ（ＣＳＷ）及びバッファコンデンサ（ＣＢ）の並列組合せのために低下する。電流源（ＩＢ）は、第１段階（ｐｈ１）の終了まで、コンデンサ対（ＣＳＷ及びＣＢ）を充電する。第２段階（ｐｈ２）において、スイッチドキャパシタ（ＣＳＷ）は、演算増幅器（ＡＭＰ）から切り離されて放電される。その結果、演算増幅器入力（ＮＢ）は、第１段階（ｐｈ１）の間の傾斜が第１段階のスイッチドキャパシタ（ＣＳＷ）による余分の静電容量のために第２段階（ｐｈ２）の間の傾斜よりわずかに小さい鋸歯状波形を受ける。

上記の回路の正しい動作のために、演算増幅器（ＡＭＰ）を含む調整ループはスイッチング周波数より著しく低い帯域幅を有しなければならないことを示すことができる。これらの条件下で、ループは増幅器の入力における差動電圧の時間平均にほぼ相当する。このように、ノードＮＳＷにおける時間平均電圧は、基準電圧（ＶＲ）に等しくなるように、フィードバックループにより調整される。

スイッチドキャパシタ（ＣＳＷ）が第１段階（ｐｈ１）の終了時に達する電圧（我々はＶｃｈａｒｇｅと称する）に充電され、次に、第２段階（ｐｈ２）の間に放電されることは注目に値する。しかしながら、ノードＮＳＷの鋸歯状波形が、第１と第２段階の間の異なる傾斜のために完全に対称的でないので、ノードＮＳＷにおける電圧の実際の時間平均は、我々がオフセット電圧（Ｖｏｆｆｓｅｔ）と称するゼロでない正量だけ、第１段階（ｐｈ１）終了時に達する電圧より大きい。加えて、その寄生抵抗によるスイッチ（Ｓ１）の両端子間の電圧降下はオフセット電圧（Ｖｏｆｆｓｅｔ）に更に寄与する。更にまた、第１と第２段階の間のいかなるタイミング相違もアンバランスなデューティサイクルを引き起こして、オフセット電圧（Ｖｏｆｆｓｅｔ）に更に寄与する。

期間中に転送される電荷はＶｃｈａｒｇｅ×ＣＳＷに等しく、それはＩ＝Ｖｃｈａｒｇｅ×ＣＳＷ×ｆｓｗの等価電流に相当する。ここでｆｓｗはスイッチング周波数である。我々は、一旦フィードバックループの安定化が達成されると、Ｖｃｈａｒｇｅは必ずしも基準電圧（ＶＲ）に等しくないことを上で示した。より詳しくは、Ｖｃｈａｒｇｅ＝ＶＲ−Ｖｏｆｆｓｅｔである。従って、等価な電流の流れは、ＶＲ×ＣＳＷ×ｆｓｗの所望値の代わりにＩ＝（ＶＲ―Ｖｏｆｆｓｅｔ）×ＣＳＷ×ｆｓｗである。オフセット（Ｖｏｆｆｓｅｔ）の量はスイッチ及び演算増幅器特性に依存し、それはプロセス、電源電圧、及び温度によって変化し、不正確で不安定な電流の流れを引き起こす。

オフセット（Ｖｏｆｆｓｅｔ）を最小化する１つの方法は、バッファコンデンサ（ＣＢ）の値を増大させることであり、そのようにノード（ＮＢ）における鋸歯状リップルは最小化される。しかしながら、回路が半導体チップに集積されることになっている場合、この簡単な解決策は大きいチップ面積を消費するであろう。加えて、ノード（ＮＢ）において結果として生じる極はより低い周波数へ移動し、調整ループの主支配極とコンフリクトし、ループ安定性を達成するのに問題点を生じる。

別の動的増幅器は、ヴィトゥーズ（Ｖｉｔｔｏｚ）によって特許文献５に記載されている。この回路は周知であって、産業において広くよく用いられている。しかしながら、本発明で説明されている増幅回路は、増幅段階（参照ｐｈ１）での出力電圧が準備段階（参照ｐｈ２）において達する電圧に名目上等しいというように自己バイアスして、従って通常は高度な短チャネル半導体技術で利用可能な低利得デバイスを使用するときでも、残留入力オフセットを除去する。

本発明は、スイッチング回路装置の結合コンデンサ（ＣＣ）の両端子間に誤差電圧（Ｖｅｒｒ）を発生させ、前記誤差電圧（Ｖｅｒｒ）を増幅して積分するための方法を提供する。前記方法は、スイッチング回路装置と、スイッチング回路装置を制御するクロック発生器（ＣＧＥＮ）と、を備えるシステムで使用され、前記スイッチング回路装置は、基準電圧（ＶＲ）、スイッチドキャパシタ（ＣＳＷ）、スイッチドキャパシタ（ＣＳＷ）を充電するためのバイアス電流（ＩＢＢ）、結合コンデンサ（ＣＣ）を介して誤差電圧（Ｖｅｒｒ）を受け取る増幅器（ＡＭＰ）、及び増幅された誤差電圧（Ｖｅｒｒ）を積分する積分コンデンサ（ＣＩＮＴ）を更に備える。前記方法は、それが３つの別々の段階、即ち充電段階（ｐｈ１）、保持段階（ｐｈ２）、及び放電段階（ｐｈ３）の実行から成ることを特徴とし、そこでは
充電段階（ｐｈ１）の間に、次の段階が実行される：
-スイッチドキャパシタ（ＣＳＷ）を充電する段階、
-増幅器（ＡＭＰ）をオートゼロにして、それによってその入力がその静止動作点にとどまるようにされる段階、
保持段階（ｐｈ２）の間に、次の段階が実施される：
-充電段階（ｐｈ１）の終了時に達する充電電圧でスイッチドキャパシタ（ＣＳＷ）を保持する段階、
-スイッチドキャパシタ（ＣＳＷ）を結合コンデンサ（ＣＣ）に接続する段階、
-増幅器（ＡＭＰ）のオートゼロイング構成を維持する段階、
放電段階（ｐｈ３）の間に、次の段階が実行される：
-スイッチドキャパシタ（ＣＳＷ）を放電する段階、
-結合コンデンサ（ＣＣ）からスイッチドキャパシタ（ＣＳＷ）を分離し、基準電圧（ＶＲ）を結合コンデンサ（ＣＣ）に接続し、それによって結合コンデンサ（ＣＣ）の両端子間の誤差電圧（Ｖｅｒｒ）を格納する段階であって、前記誤差電圧（Ｖｅｒｒ）は基準電圧（ＶＲ）と充電電圧との差である段階、
-増幅器（ＡＭＰ）を使用して誤差電圧（Ｖｅｒｒ）を増幅し、積分された増幅誤差電圧（ＶＩＮＴ）を得るために、増幅誤差電圧を積分コンデンサ（ＣＩＮＴ）に積分する段階、
前記３つの段階は連続的に順次繰り返される。

本発明は更に、基準電圧（ＶＲ）、スイッチドキャパシタ（ＣＳＷ）、バイアス電流（ＩＢＢ）、結合コンデンサ（ＣＣ）を介して誤差電圧（Ｖｅｒｒ）を受け取る増幅器（ＡＭＰ）、増幅誤差電圧を積分する積分コンデンサ（ＣＩＮＴ）、及び複数のスイッチを備えるスイッチング回路装置において、結合コンデンサ（ＣＣ）の両端子間の誤差電圧（Ｖｅｒｒ）を発生させるためのシステムを提供する。複数のスイッチは、
スイッチドキャパシタ（ＣＳＷ）がバイアス電流（ＩＢＢ）により充電されるか、又は現在の充電で保持されるか、又は放電され、
スイッチドキャパシタ（ＣＳＷ）又は基準電圧が結合コンデンサ（ＣＣ）に接続され、
増幅器（ＡＭＰ）がオートゼロされ、それによってその入力がその静止動作点にとどまるか、又は誤差電圧（Ｖｅｒｒ）を増幅するようにされ、
増幅器（ＡＭＰ）の出力が積分コンデンサ（ＣＩＮＴ）に接続されるか又はそれから分離されることを可能にするように構成され、
前記システムはクロック発生器（ＣＧＥＮ）を更に備え、前記システムは、前記クロック発生器が、３つの段階、即ち充電段階（ｐｈ１）、保持段階（ｐｈ２）、及び放電段階（ｐｈ３）を繰り返すことによって、前記スイッチング回路を制御するように構成されることを特徴とし、そこにおいて、
-充電段階（ｐｈ１）の間に、スイッチドキャパシタ（ＣＳＷ）はバイアス電流（ＩＢＢ）により充電され、増幅器（ＡＭＰ）はオートゼロされ、それによってその入力はその静止動作点にとどまるようにされ、
-保持段階（ｐｈ２）の間に、スイッチドキャパシタ（ＣＳＷ）の充電は中止され、それによってスイッチドキャパシタを充電電圧に保持し、スイッチドキャパシタ（ＣＳＷ）は結合コンデンサ（ＣＣ）に切り換えられ、増幅器（ＡＭＰ）のオートゼロ状態は維持され、
-放電段階（ｐｈ３）の間に、スイッチドキャパシタ（ＣＳＷ）は放電され、基準電圧（ＶＲ）は結合コンデンサ（ＣＣ）へ切り換えられ、それによって結合コンデンサ（ＣＣ）の両端子間の誤差電圧（Ｖｅｒｒ）を格納し、前記誤差電圧（Ｖｅｒｒ）は基準電圧（ＶＲ）と充電電圧との差であり、誤差電圧（Ｖｅｒｒ）は増幅器（ＡＭＰ）により増幅され、増幅誤差電圧は、積分された増幅誤差電圧（ＶＩＮＴ）を与えるために、積分コンデンサ（ＣＩＮＴ）に積分される。

前述の方法によるこのシステムを用いて、そこではクロック発生器は発振器により制御され、基準電圧はバンドギャップ基準電圧発生器によって発生し、積分された増幅誤差電圧がバイアス電流を制御するために用いられるフィードバック構成を用いて、高精度で安定な電流基準を作ることができる。

他方では、システムが上述の方法に従って用いられる場合、そこでは基準電圧は、バイアス電流のミラード・バージョンを基準抵抗を通過させることによって発生し、スイッチング回路は、積分された増幅誤差電圧を出力電流に変換するための出力ドライバーを更に備え、システムは、出力電流により駆動される電流制御発振器と、電流制御発振器の出力により駆動される分周器と、を更に備え、次に、分周器の出力を用いてクロック発生器を駆動することによって、安定で高精度の水晶のない発振器を製作できる。

本発明の好ましい実施形態の次の詳細な説明は、添付図面と関連して読むときに最も良く理解される。

従来のスイッチドキャパシタ電流発生回路の略図である。 図１に示されるような従来のスイッチドキャパシタ電流発生回路から生じる波形である。 本発明において提案される解決案の略図である。 本発明の実施形態による３つの段階の間に実行される動作を示す。 ３つの段階及び本発明の実施形態によるそれらの段階の間に実行される一組の動作のタイミング図を示す。 図２の略図と関連するタイミング図である。 閉ループ回路における本発明の実施形態の略図であり、そこにおいて前記閉ループ回路は、実質的に一定で高精度の出力電流を供給し、図１の従来回路のいくらかの欠陥を解決するように設計されている。 閉ループ回路における本発明の実施形態の略図であり、そこにおいて前記閉ループ回路は、実質的に一定で高精度の出力クロックを提供するように設計されている。 電流ミラー・トポロジに配置された一群のトランジスタ・ブランチの１つのブランチの電流を変更するためにプログラム可能なスイッチを用いて、製造プロセスによって生じる変動に起因するスイッチング回路装置の動作特性における変動を補償するために用いられる方法を示す。 温度の変動に起因する動作特性における変動を補償するためのスイッチング回路装置において使用される解決案の略図を示す。

本発明は、結合コンデンサ、スイッチドキャパシタ、基準電圧、誤差電圧を増幅する増幅器、及び増幅誤差電圧から生じる誤差電流を積分する積分コンデンサを備えるスイッチング回路装置を用いて、結合コンデンサの両端子間の誤差電圧を発生させるための方法に関する。方法は、充電段階、保持段階、及び放電段階から成る３段階周期のタイミング体制により実施される。誤差電圧は、基準電圧とスイッチドキャパシタが電流源を介して充電される充電段階の終了時にスイッチドキャパシタの両端子間に発生する電圧との差である。本発明は上記の方法を実施するように設計されたシステムにも関する。

電流源を制御するためのフィードバックループにおいて、本発明の方法に従って駆動されるスイッチング回路装置によって生じる積分コンデンサの電圧を用いて、本発明は更に、このようにして発生する誤差電圧を最小化するために上記の方法に従ってスイッチング回路装置を駆動するために制御信号を発生するように発振器により駆動されるクロック発生器を備えるシステムを提供する。クロック発生器を駆動するための高精度発振器及びスイッチング回路装置内の基準電圧を供給するバンドギャップ発生器を用いて、スイッチング回路装置はこのように記載されている構成において、ゼロに近い誤差電圧を理想的に発生させ、安定で高精度の電流出力が、例えば電流基準として使用するために発生される。

出力電流源を制御するために、本発明の方法に従って駆動されるスイッチング回路装置によって生じる積分コンデンサの電圧を用いることによって、本発明は更にまた、水晶のない高精度発振器を提供するために、クロック発生器と、このようにして発生された出力電流に依存する出力周波数を発生するための電流制御発振器と、出力周波数によって駆動され、クロック発生器を駆動するためにフィードバックループで用いられる分周器と、を備えるシステムを提供する。

本発明は更に、この種の基準電流発生器又はこの種の発振器がスイッチング回路装置の製作中のプロセス変動に起因する装置特性の変動に関して調整されるのを可能にする。更にまた、温度補償が、スイッチング回路装置において使用されるいかなる抵抗又はコンデンサも温度によって大きく変動する場合に達成され得るために準備がなされる。単一入力増幅器の使用及び使用されるスイッチング方法の性状によって、本発明は増幅器オフセットのような効果に鈍感であり、その一方で増幅器のフリッカー雑音の効果は減衰させられる。

本発明の設計によって、本発明が展開されるシステムが、スイッチ抵抗率、上記の鋸歯状リップルの非対称特性、及びスイッチドキャパシタの波形のデューティサイクルのような問題に対して減少した感度を示すことは注目に値する。

本発明の例示的実施形態は図２に示される。スイッチドキャパシタ（ＣＳＷ）は制御バッファバイアス電流源（ＩＢＢ）によって所望電圧にできる限り近い様に充電され、所望電圧は基準電圧（ＶＲ）に等しい。次にスイッチドキャパシタ電圧（ＮＳＷ）を、その次に基準電圧（ＶＲ）を検知ノード（ＮＳＥＮＳＥ）に接続するために一組の制御スイッチを適切に制御することによって、その充電期間の終了時のスイッチドキャパシタの電圧と基準電圧（ＶＲ）との差（Ｖｅｒｒ）は、誤差電流（ＩＥＲＲ）を与えるために増幅（ＡＭＰ）されることができる。誤差電流（ＩＥＲＲ）は、積分誤差電圧（ＶＩＮＴ）を与えるために、積分コンデンサ（ＣＩＮＴ）に時間と共に積分されることができる。積分誤差電圧（ＶＩＮＴ）は、フィードバックループの一部として、スイッチドキャパシタを充電するバッファバイアス電流（ＩＢＢ）を制御するか、又は電流制御発振器を制御するために用いることができ、その出力はスイッチドキャパシタのスイッチング及びスイッチング回路装置の関連制御スイッチを制御するために用いることができる。

増幅器は少なくとも１つの増幅要素を備える。図２に示す本発明の実施形態によれば、増幅要素はＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）によってバイアスされるＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）である。増幅要素の入力は検知ノード（ＮＳＥＮＳＥ）に容量結合される。増幅器はフィードバック・スイッチ（ＳＥＱ）及び出力スイッチ（ＳＩＮＴ）を備え、両方共制御スイッチとして実現される。制御スイッチはＭＯＳトランジスタとして実現される。バッファコンデンサ（ＣＢ）はバッファバイアス電流（ＩＢＢ）により充電される。スイッチドキャパシタ（ＣＳＷ）はスイッチドノード（ＮＳＷ）と第１共通ＤＣ基準面（Ｖ００）（それはこの場合接地である）との間に接続され、スイッチドノードはバッファノード（ＮＢ）でバッファコンデンサ（ＣＢ）に接続され、バッファコンデンサと並列に充電されることができるか、又はそれは第１共通ＤＣ基準面（Ｖ００）に放電されることができるか、又はそれは分離されて、スイッチドキャパシタがスイッチドノード（ＮＳＷ）におけるスイッチドキャパシタ（ＣＳＷ）の充電を保持することを可能にすることができる。一組の制御スイッチ（Ｓ２、ＳＲＥＦ）が配置され、それによって検知ノード（ＮＳＥＮＳＥ）は基準電圧（ＶＲ）又はスイッチドノード（ＮＳＷ）のいずれかに接続される。回路全体が、第１共通ＤＣ基準面（Ｖ００）と第２共通ＤＣ基準面（Ｖ１１）との間に接続される電源により給電され、電源により供給される電圧は基準電圧（ＶＲ）より高い。

本発明の他の実施形態において、増幅要素はＮＭＯＳによってバイアスされるＰＭＯＳであり得るか、又は出力ドライバーは図２に記載のものと極性が反対である電流源を備えることができ、バッファバイアスの極性は図２に示されるものに対して逆にできる。

本発明のスイッチング回路は３つの段階で作動する。一実施形態によれば、第１段階で、スイッチドノード（ＮＳＷ）及び基準電圧（ＶＲ）の両方共検知ノード（ＮＳＥＮＳＥ）から分離され、その一方でバッファコンデンサ（ＣＢ）はバッファノード（ＮＢ）において、スイッチドキャパシタ（ＣＳＷ）と並列に接続され、バッファバイアス電流（ＩＢＢ）がバッファコンデンサ（ＣＢ）と並列のスイッチドキャパシタ（ＣＳＷ）に作用することを可能にする。第２段階において、理想的に、スイッチドノード（ＮＳＷ）が基準電圧（ＶＲ）と同じ電位に達したとき、スイッチドキャパシタ（ＣＳＷ）はバッファバイアス電流（ＩＢＢ）から分離され、バッファバイアス電流（ＩＢＢ）がバッファコンデンサ（ＣＢ）のみに作用し続けることを可能にし、その一方でスイッチドノード（ＮＳＷ）は検知ノード（ＮＳＥＮＳＥ）に接続されている。第１及び第２段階両方の間に、増幅要素（ＭＡＭＰ）の出力はその入力に接続され、即ち増幅器（ＡＭＰ）は「オートゼロにされる」。その次に第３段階が続き、その間に、スイッチドキャパシタ（ＣＳＷ）はそれを第１ＤＣ基準面に接続することによってリセットされ、このケースＶ００では、基準電圧（ＶＲ）は検知ノード（ＮＳＥＮＳＥ）に接続され（即ち、基準電圧は「検知される」）、増幅器（ＡＭＰ）の出力は積分コンデンサ（ＣＩＮＴ）に接続され、基準電圧（ＶＲ）と第２段階の間のスイッチドキャパシタの電圧との差（Ｖｅｒｒ）から生じる誤差電流（ＩＥＲＲ）を積分コンデンサ（ＣＩＮＴ）に積分し、従ってＶＩＮＴを与える。図３は、どの段階が上記の３つの段階の間に達成されるかについて例示している表を示す。図４は、タイミング図の形で同じ情報を示す。

このように記載されているスイッチング回路のいろいろな実施形態が考えられる。例えば、ＰＭＯＳトランジスタは増幅要素（ＭＡＭＰ）として使用可能であるか、又はバイアス電流の極性は逆にすることができる。下記の表１は、本発明で起こるさまざまな動作とそれらが本発明の４つの異なる実施形態に関して行われることができる段階の関係を要約する。表から分かるように、スイッチドキャパシタが充電され、検知され、及び放電される動作は、どの実施形態が使われると関係なく、それぞれ第１段階、第２段階、及び第３段階の間に行われる。増幅器をオートゼロして、基準電圧を検知して、誤差電流を積分する他の動作は、使用される実施形態に応じていろいろな段階の間に実行できる。

本発明の好ましい実施形態によれば、増幅要素（ＭＡＭＰ）はＮＭＯＳから作られ、スイッチドノード（ＮＳＷ）は正電源に向かって充電され、スイッチドノード（ＮＳＷ）を接地点（第１共通ＤＣ基準面（Ｖ００））に接続することによって放電される。基準電圧（ＶＲ）は第３段階の間に検知ノード（ＮＳＥＮＳＥ）に切り換えられ、スイッチドノード（ＮＳＷ）から基準電圧（ＶＲ）への切り換えの結果として結合コンデンサ（ＣＣ）に蓄積される誤差電圧（Ｖｅｒｒ）は増幅される。増幅器（ＡＭＰ）は第１及び第２の両段階の間にオートゼロされる。

図５は、増幅要素（ＭＡＭＰ）がＮＭＯＳであり、第１共通基準ＤＣ面（Ｖ００）が接地点である場合の図２の回路のためのタイミング実施例を示す。図は、バッファコンデンサ（ＣＢ）及びスイッチドキャパシタ（ＣＳＷ）が第１段階の間に共に充電されることを示している。バッファコンデンサ（ＣＢ）の目的はバッファノード（ＮＢ）における電圧振幅を制限することである。スイッチドキャパシタ（ＣＳＷ）の充電は第２段階で止められ（Ｓ１）、バッファコンデンサ（ＣＢ）を単独で充電し続けるままにしておき、そこにおいてスイッチドノード（ＮＳＷ）の電圧は基準電圧（ＶＲ）に近い。この例では、増幅器（ＡＭＰ）は第１及び第２段階の間にオートゼロされる。この間に、オートゼロされた増幅器の入力（ＮＡＭＰＩＮ）の電圧は単に増幅器のバイアス電流のみによって決定される。増幅器の入力が検知ノードに容量結合（ＣＣ）されるだけなので、このように達成される増幅器の静止状態の確立は検知ノード（ＮＳＥＮＳＥ）の状態に影響されない。第２段階では、増幅器はオートゼロ状態にまだ保持され、スイッチドノードは検知ノードに接続されている（Ｓ２）。第３段階では、スイッチドキャパシタは、接地点（Ｓ３）にそれを放電することによってリセットされ、スイッチドノードは検知ノード（Ｓ２）から分離される。更に、増幅器のオートゼロイングは中断され（ＳＥＱ）、基準電圧（ＶＲ）は検知ノードに接続され（ＳＲＥＦ）、増幅器の入力は基準電圧とスイッチドノードの充電が止められた電圧の差（ＶＮＳＷ―ＶＲ＝Ｖｅｒｒ）に比例した電圧だけシフトする。差（Ｖｅｒｒ）は増幅され、誤差電流ｇｍ×Ｖｅｒｒ（ｇｍは増幅器の相互コンダクタンスである）は積分コンデンサ（ＣＩＮＴ）に積分される。基準電圧（ＶＲ）とスイッチドノードの充電が止められた電圧との間に差がない場合、積分コンデンサの電圧は一定のままである。

図６は、本発明の好ましい実施形態を展開できる例示的な高精度の電流基準発生器の略図を示す。本実施形態において、周波数ｆＳＷで動作する高精度の水晶発振器（ＸＯＳＣ）はクロック発生器（ＣＧＥＮ）を駆動するために用いられ、バンドギャップ電圧基準発生器のような高精度の電圧基準は基準電圧（ＶＲ）を提供するために用いられる。出力ドライバーが出力電流を提供するために本実施形態で用いられ、前記出力ドライバーはＰＭＯＳを備え、従って積分コンデンサは、より良好な電源除去を達成するために、正電源（第２共通ＤＣ基準面（Ｖ１１））に連結される。増幅器は、この場合、ＮＭＯＳトランジスタのフォールディング・カスコード配置（ＦＣＡＳＣ）を更に備え、これにより増幅要素の出力電圧の変化は積分ノード（ＮＩＮＴ）から分離され、電源リップルを起しにくいスイッチング回路の電流出力を提供する。このようにフォールディング・カスコード配置（ＦＣＡＳＣ）は、ＰＭＯＳのゲート電圧が増幅器の出力電圧と無関係に達することを可能にすると共に、ＮＭＯＳ増幅要素によって生じる電流の変化がＰＭＯＳ側及び積分コンデンサに反映されるのを可能にする、便利な方法を提供する。フォールディング・カスコード段（ＦＣＡＳＣ）は、図６では囲まれている。第１及び第２段階の間に、増幅器がオートゼロ・モードにあると共に、保持コンデンサ（ＣＨ）は、フォールディング・カスコード段（ＦＣＡＳＣ）の静止状態に対応する電圧を格納する。第３段階の間に、増幅要素が基準電圧とスイッチドキャパシタの電圧との電圧差に起因する電流の変化を与えるときに、ＭＰＨのゲートは保持コンデンサ（ＣＨ）により維持され、ドレインは積分コンデンサ（ＣＩＮＴ）に接続されている。増幅要素により提供される電流の変化がＣＩＮＴに反映され、積分される。積分ノード（ＮＩＮＴ）がフォールディング・カスコード配置（ＦＣＡＳＣ）のおかげで増幅器出力から分離されるので、積分ノード（ＮＩＮＴ）の電圧変化は、増幅器出力の電圧変化に無関係である。出力電流は、積分ノードの電圧をＰＭＯＳ（ＭＰＯ）のゲートに印加することによって発生する。このように達成される電流は、増幅要素にバイアスをかけ、且つバイアス電流をバッファコンデンサに供給して、ＣＳＷ×ＶＲ×ｆＳＷ×Ｎにより決定される高精度で安定な電流基準を提供するためにフィードバックループを閉じるために用いるように、ＰＭＯＳ素子を介して反映することができ、そこにおいて、それらが同じ長さを有すると想定すれば、Ｎはスイッチドキャパシタ（ＭＰＢＢ）におけるＰＭＯＳ電流源の幅に対する出力ＰＭＯＳ（ＭＰＯ）の幅のレーションである。

このように記載されている電流基準発生器の精度を保証するために、ＰＭＯＳ素子ＭＰＯ及びＭＰＢＢのサイズ及び特性間の極めて良好なマッチングがなければならない。これの結果のうちの１つは、これらの２つのトランジスタが非常に大きいことを必要とするということである。これらのトランジスタが大きいという事実は、積分コンデンサ（ＣＩＮＴ）の容量値の大部分がＭＰＯ及びＭＰＢＢのゲートの寄生容量から成ることを意味する。

上記の所望の動作モードと同様に、図６のスイッチング回路も安定な動作モードを有し、そこでは出力（ＩＯＵＴ）の電流はゼロであり、バッファコンデンサのためのバイアス電流（ＩＢＢ）だけでなく増幅器（ＩＢＡ）のバイアス電流もゼロである。回路がこの無用なモードに入るのを回避するために、起動回路が含まれ、それによって回路がまず最初に給電されるときに、積分ノード（ＮＩＮＴ）の電圧は、電流が流れ始めて、回路が起動して、所望の動作モードに達することを確実にするために、一時的に下げられる。

図７は、本発明の好ましい実施形態を展開できる別の回路を示す。この回路において、積分誤差電圧（ＶＩＮＴ）は、このように周波数（ＦＯＵＴ）の出力クロック（ＣＫＯＵＴ）を与える制御発振器を駆動するために、ドライバー回路によって電流に変換される。出力クロック（ＣＫＯＵＴ）の周波数（ＦＯＵＴ）は、分割（ＤＩＶ）されることができ、このように生成された信号（ＦＤＩＶ）は、クロック発生器（ＣＧＥＮ）を駆動し、スイッチドキャパシタ（ＣＳＷ）のスイッチングを制御するための信号を供給するために用いられ、他の制御スイッチは、上に述べた３つの段階を規定する。ドライバー回路（ＩＯＵＴ）からの出力電流も増幅要素（ＭＡＭＰ）にバイアスをかけるのに用いるために後ろに反映され、従って増幅器（ＮＡＭＰＩＮ）の入力が常にその最適電圧にあることを確実にする。本実施形態において、高精度である必要がない基準電圧（ＶＲ）は、基準バイアス電流（ＩＢＲ）を基準抵抗（ＲＲＥＦ）に強制的に通過させることによって発生する。基準バイアス電流（ＩＢＲ）は、バイアス電流源（ＩＢＩＡＳ）を反映することによって発生できる。同じバイアス電流源（ＩＢＩＡＳ）は、バッファバイアス電流（ＩＢＢ）として使用するために反映できる。このように説明される実施形態は、非常に有効な周波数ロックド・ループを形成し、ＣＫＯＵＴの出力周波数がＤ×Ｍ／（ＲＲＥＦ×ＣＳＷ）により決定される水晶のない高精度発振器として使用できる。そこにおいて、Ｄはデバイダが出力クロックの周波数を減らす場合の比率であり、Ｍは、それらが同じ長さを有すると想定すれば、基準抵抗（ＲＲＥＦ）におけるＰＭＯＳ電流源（ＭＰＢＲ）の幅に対するスイッチドキャパシタ（ＣＳＷ）におけるＰＭＯＳ電流源（ＭＰＢＢ）の幅の比率である。

上記の所望の動作モードと同様に、図７のスイッチング回路も安定な動作モードを有し、そこではＩＯＵＴにおける電流はゼロであり、従ってクロック信号がＣＫＯＵＴにない。回路がこの無用なモードに入るのを回避するために、起動回路が含まれ、それによって回路がまず最初に給電されるときに、小さい電流が制御発振器を起動し、増幅器を始動し、電流が流れ始めて回路が始動して所望の動作モードに達することを確実にするために、積分ノード（ＮＩＮＴ）に一時的に注入される。

半導体集積回路の製作において、抵抗値の絶対的な精度が容易に達成可能ではないことは周知である。従って、上記の回路が半導体集積回路に製作される場合に、回路の性能に対するオンチップ抵抗の値の変動の影響を補償するために、準備が実行される。この準備は、基準抵抗（ＲＲＥＦ）の値に介入することによって、又は参照バイアス電流（ＩＢＲ）の値に介入することによって、又はバッファバイアス電流（ＩＢＢ）の値に介入することによって、又はスイッチドキャパシタ（ＣＳＷ）の値に介入することによって、又はこれらの介入のいずれかの組合せによって行われる。

基準抵抗（ＲＲＥＦ）の値に対する介入を可能にするために、前記抵抗は、個々の回路に対し所望の最終的な抵抗を与えるために、プログラマブルスイッチを用いて適切な方法で組み合わせ可能な抵抗の多くの部分から作り上げられる。バッファバイアス電流（ＩＢＢ）に介入するために、バッファバイアス電流（ＩＢＢ）（それはスイッチドキャパシタ（ＣＳＷ）に充電するために用いられる）に対する基準抵抗の電流の比率は、トランジスタの多くの並列した部分から、これらの電流に関する電流ミラー構成に関係するトランジスタのうちの少なくとも１つを作ることにより変更可能であり、トランジスタの各部分はプログラマブルスイッチを用いてミラーに含まれるか、又はそれから除外できる。トランジスタの部分の追加／除外の粒状が最適化可能なように、トランジスタの並列した部分が、様々な幅から成るように配置できる（図８）。スイッチドキャパシタ（ＣＳＷ）の値に対する介入を可能にするために、前記コンデンサは、全体の最終的な静電容量を与えるために、プログラマブルスイッチを用いて適切な方法で組み合わせ可能な多くの部分で作られる。

上記の回路のいずれも温度変化の影響を受けることがある。基準抵抗（ＲＲＥＦ）が温度によって変化するので、これは、例えば図７に記載されている実施形態のケースである。事実、基準電圧の値は絶対温度と比例していて、ＩＢＩＡＳ×ＲＲＥＦ０（１＋ＴＣＲ×Ｔ）と記述することができ、そこにおいてＴＣＲはＲＲＥＦの温度係数であり、Ｔは絶対温度であり、ＲＲＥＦ０は０ＫにおけるＲＲＥＦの値である。これは、ＴＣＲが負の値を有すると仮定して、基準電圧が温度が上昇するにつれて低下することを意味する。従って補償は温度が上昇するにつれて基準バイアス電流を増大させることによってなされなければならない。他方では、バンドギャップ電圧基準回路は、通常、電流発生器を備え、それからの電流（ＩＰＴＡＴ）は設計により規定され、絶対温度と比例する。それは、従って、バンドギャップ発生器からの電流の一部を反映し、それを温度補償電流ミラーを使用して基準バイアスミラーに加えるのに十分である。反映される電流の量は関係Ｘ×ＩＰＴＡＴ／Ｔ＝ＩＢＩＡＳ×ＴＣＲによって与えられ、ここでＸは温度補償電流ミラーにおいて使用されるトランジスタのサイズの比率である。温度補償を有する回路の実施例が図９に示される。実際には、補償電流は通常バンドギャップ発生器のごくわずかな電流であり、従ってＸ〈〈１であることがわかる。

上記のこの同じ技術は、温度による静電容量（ＣＳＷ）の値の変動を補償するために使用できる。バッファバイアス電流に加えられるバンドギャップ発生器から反映される総電流量は、次に、Ｘ×ＩＰＴＡＴ／Ｔ＝ＩＢＩＡＳ×（ＴＣＲ＋ＴＣＣ）によって与えられ、ここでＴＣＣはスイッチドキャパシタ（ＣＳＷ）の温度係数である。

本発明は、従って、最初にスイッチドキャパシタを基準電圧に近い値に充電し、前記電圧を保持し、次にスイッチドキャパシタを増幅器に接続することによって、従来技術で前述した遭遇した問題を改善することを意図する。本発明は、バッファノード（ＮＢ）で時間平均電圧を調整することを意図しないが、その代わりに、充電段階の終了時にノード（ＮＳＷ）の電圧により表されるスイッチドキャパシタへの充電を直接調整する。この目的を達成するために３段階方法が用いられ、そこにおいて、例示的な実施形態で、１つの段階がスイッチドキャパシタを充電するために用いられ、１つの段階がスイッチドキャパシタの電圧を検知するために用いられ、１つの段階が、基準電圧が検知されている間に誤差電圧を増幅するために用いられ、（ＮＳＷ）間の電圧は一定に保持される。増幅器設計も、新しいスイッチドキャパシタ３段階制御タイミングレジメに同期して作動し、増幅器自体に起因する誤差を最小にするために、特別に設計されている。

充電期間の終了時の電圧だけが考慮されるので、スイッチドキャパシタの鋸歯状波形に起因する最先端で経験する問題は、従って本発明においてもはや関連しない。従来技術の回路は一般にスイッチドキャパシタ電圧を時間平均するが、本発明のスイッチドキャパシタも、本発明において使用されるサンプルホールド構成において、保持装置として機能する。更にまた、本発明は、誤差電圧（Ｖｅｒｒ）を保持するために結合コンデンサを有する単一入力増幅器を使用しており、差動入力増幅器と関連したオフセット誤差を削減する。

平衡状態になるとすぐに、本発明に記載されている技術に基づくシステムは、電流が基準電圧源（ＶＲ）から引き出されないという特徴を呈し、高インピーダンス基準電圧源が、インタフェースバッファの使用を必要とせずに直接用いられるのを可能にすることは注目に値する。

本発明のいろいろな実施形態にこの構成要素を用いて、静電容量、電圧値、及びスイッチング周波数に基づいた高精度の定電流基準回路か、或いは高精度の周波数生成器か、或いは抵抗及び静電容量に基づいた高精度の発振器を設計する方法がこのように示される。

Claims (13)

1. スイッチング回路装置の結合コンデンサ（ＣＣ）の両端子間に誤差電圧（Ｖｅｒｒ）を発生させ、前記誤差電圧（Ｖｅｒｒ）を増幅して積分するための方法であり、該方法は、前記スイッチング回路装置と、前記スイッチング回路装置を制御するクロック発生器（ＣＧＥＮ）と、を備えるシステムで使用され、前記スイッチング回路装置は、基準電圧（ＶＲ）、スイッチドキャパシタ（ＣＳＷ）、前記スイッチドキャパシタ（ＣＳＷ）を充電するためのバイアス電流（ＩＢＢ）、前記結合コンデンサ（ＣＣ）を介して前記誤差電圧（Ｖｅｒｒ）を受け取る増幅器（ＡＭＰ）、及び前記増幅された誤差電圧（Ｖｅｒｒ）を積分する積分コンデンサ（ＣＩＮＴ）を更に備える方法であって、
   ３つの別々の段階、即ち充電段階（ｐｈ１）、保持段階（ｐｈ２）、及び放電段階（ｐｈ３）の実行から成る方法において、
   前記充電段階（ｐｈ１）の間に、
   -前記スイッチドキャパシタ（ＣＳＷ）を充電する段階と、
   -前記増幅器（ＡＭＰ）をオートゼロにして、それによってその入力がその静止動作点にとどまるようにされる段階と、
   を実行し、
   前記保持段階（ｐｈ２）の間に、
   -前記充電段階（ｐｈ１）の終了時に達する充電電圧で前記スイッチドキャパシタ（ＣＳＷ）を保持する段階と、
   -前記スイッチドキャパシタ（ＣＳＷ）を前記結合コンデンサ（ＣＣ）に接続する段階と、
   -前記増幅器（ＡＭＰ）のオートゼロイング構成を維持する段階と、
   を実行し、
   前記放電段階（ｐｈ３）の間に、
   -前記スイッチドキャパシタ（ＣＳＷ）を放電する段階と、
   -前記結合コンデンサ（ＣＣ）から前記スイッチドキャパシタ（ＣＳＷ）を分離し、前記基準電圧（ＶＲ）を前記結合コンデンサ（ＣＣ）に接続し、それによって前記結合コンデンサ（ＣＣ）の両端子間の前記誤差電圧（Ｖｅｒｒ）を格納する段階であって、前記誤差電圧（Ｖｅｒｒ）は前記基準電圧（ＶＲ）と前記充電電圧との差である段階と、
   -前記増幅器（ＡＭＰ）を使用して前記誤差電圧（Ｖｅｒｒ）を増幅し、前記積分された増幅誤差電圧（ＶＩＮＴ）を得るために、前記増幅誤差電圧を前記積分コンデンサ（ＣＩＮＴ）に積分する段階と、
   を実行し、
   前記３つの段階は連続的に順次繰り返されることを特徴とする方法。
2. 前記システムが前記クロック発生器（ＣＧＥＮ）を駆動するための発振器（ＸＯＳＣ）を更に備え、前記積分した増幅誤差電圧（ＶＩＮＴ）を使用して前記バイアス電流（ＩＢＢ）を制御する段階を更に含む請求項１記載の方法。
3. 前記スイッチング回路が基準抵抗（ＲＲＥＦ）を更に備え、前記システムが制御発振器（ＩＣＯ）及び周波数分割器（ＤＩＶ）を更に備え、
   -前記基準電圧（ＶＲ）を発生させるために基準バイアス電流（ＩＢＲ）を前記基準抵抗（ＲＲＥＦ）に強制的に通過させる段階と、
   -出力クロック（ＣＫＯＵＴ）を与えるために、前記積分した増幅誤差電圧（ＶＩＮＴ）を使用して前記制御発振器を駆動する段階と、
   -前記周波数分割器を使用して、前記出力クロック（ＣＫＯＵＴ）を少なくとも１で分割する段階と、
   -前記分割された出力クロックを用いてクロック発生器（ＣＧＥＮ）を駆動する段階と、
   を含む請求項１記載の方法。
4. 基準電圧（ＶＲ）、スイッチドキャパシタ（ＣＳＷ）、バイアス電流（ＩＢＢ）、結合コンデンサ（ＣＣ）を介して誤差電圧（Ｖｅｒｒ）を受け取る増幅器（ＡＭＰ）、前記増幅誤差電圧を積分する積分コンデンサ（ＣＩＮＴ）、及び複数のスイッチを備えるスイッチング回路装置において、前記結合コンデンサ（ＣＣ）の両端子間の前記誤差電圧（Ｖｅｒｒ）を発生させるためのシステムであって、
   前記複数のスイッチは、
   前記スイッチドキャパシタ（ＣＳＷ）が前記バイアス電流（ＩＢＢ）により充電されるか、又は現在の充電で保持されるか、又は放電され、
   前記スイッチドキャパシタ（ＣＳＷ）又は前記基準電圧が前記結合コンデンサ（ＣＣ）に接続され、
   前記増幅器（ＡＭＰ）がオートゼロされ、それによってその入力がその静止動作点にとどまるか、又は前記誤差電圧（Ｖｅｒｒ）を増幅するようにされ、
   前記増幅器（ＡＭＰ）の出力が前記積分コンデンサ（ＣＩＮＴ）に接続されるか又はそれから分離されることを可能にするように構成され、
   クロック発生器（ＣＧＥＮ）を更に備えるシステムにおいて、前記クロック発生器は、３つの段階、即ち充電段階（ｐｈ１）、保持段階（ｐｈ２）、及び放電段階（ｐｈ３）を繰り返すことによって前記スイッチング回路を制御するように構成され、そこにおいて
   -前記充電段階（ｐｈ１）の間に、前記スイッチドキャパシタ（ＣＳＷ）は前記バイアス電流（ＩＢＢ）により充電され、前記増幅器（ＡＭＰ）はオートゼロされ、それによってその入力はその静止動作点にとどまるようにされ、
   -前記保持段階（ｐｈ２）の間に、前記スイッチドキャパシタ（ＣＳＷ）の充電は中止され、それによって前記スイッチドキャパシタを充電電圧に保持し、前記スイッチドキャパシタ（ＣＳＷ）は前記結合コンデンサ（ＣＣ）に切り換えられ、前記増幅器（ＡＭＰ）のオートゼロ状態は維持され、
   -前記放電段階（ｐｈ３）の間に、前記スイッチドキャパシタ（ＣＳＷ）は放電され、前記基準電圧（ＶＲ）は前記結合コンデンサ（ＣＣ）へ切り換えられ、それによって前記結合コンデンサ（ＣＣ）の両端子間の前記誤差電圧（Ｖｅｒｒ）を格納し、前記誤差電圧（Ｖｅｒｒ）は前記基準電圧（ＶＲ）と前記充電電圧との差であり、前記誤差電圧（Ｖｅｒｒ）は前記増幅器（ＡＭＰ）により増幅され、前記増幅誤差電圧は、積分された増幅誤差電圧（ＶＩＮＴ）を与えるために前記積分コンデンサ（ＣＩＮＴ）に積分されることを特徴とするシステム。
5. 前記スイッチング回路が、前記バイアス電流（ＩＢＢ）によって連続してバイアスされるバッファコンデンサ（ＣＢ）を更に備える請求項４記載のシステム。
6. 前記増幅器（ＡＭＰ）が増幅要素（ＭＡＭＰ）を備え、前記増幅要素（ＭＡＭＰ）は増幅器バイアス電流（ＩＢＡ）によってバイアスされるＮ型ＭＯＳトランジスタであり、前記オートゼロイングが前記増幅器の出力をその入力に接続することにより達成される請求項４又は５記載のシステム。
7. 前記スイッチング回路装置は、前記積分した増幅誤差電圧（ＶＩＮＴ）を出力電流（ＩＯＵＴ）に変換するための出力ドライバーと、前記基準電圧（ＶＲ）を発生するバンドギャップ基準電圧発生器（ＢＧ）と、前記クロック発生器（ＣＧＥＮ）を駆動するための発振器（ＸＯＳＣ）と、を更に備え、前記出力電流（ＩＯＵＴ）は、前記バイアス電流（ＩＢＢ）及び前記増幅器バイアス電流（ＩＢＡ）を制御するために電流ミラー構成において使用される請求項４ないし６のいずれか１項に記載のシステム。
8. 前記スイッチング回路装置が、前記出力電流（ＩＯＵＴ）の電源リップルに対する感度を減らすために、前記増幅器出力と積分コンデンサ（ＣＩＮＴ）との間に接続されるフォールディング・カスコード段（ＦＣＡＳＣ）を更に備える請求項４ないし７のいずれか１項に記載のシステム。
9. 前記基準電圧（ＶＲ）が基準バイアス電流（ＩＢＲ）を基準抵抗（ＲＲＥＦ）に強制的に通過させることによって発生し、前記基準バイアス電流（ＩＢＲ）は電流ミラー構成によって前記バイアス電流（ＩＢＢ）に関連し、前記スイッチング回路装置が前記積分した増幅誤差電圧（ＶＩＮＴ）を出力電流（ＩＯＵＴ）に変換し、電流ミラー構成を用いて前記出力電流（ＩＯＵＴ）と比例した前記増幅器バイアス電流（ＩＢＡ）を発生させるための出力ドライバーを更に備え、該システムが電流制御発振器（ＩＣＯ）及びクロックデバイダー（ＤＩＶ）を更に備え、前記電流制御発振器（ＩＣＯ）は出力クロック（ＣＫＯＵＴ）を与えるために前記出力電流（ＩＯＵＴ）により駆動され、前記フィードバック構成が、前記クロック発生器（ＣＧＥＮ）を制御するためのクロックデバイダー出力の使用を含む請求項４ないし６のいずれか１項に記載のシステム。
10. 前記スイッチング回路が、起動電流を前記積分コンデンサ（ＣＩＮＴ）に注入することによって、前記出力電流（ＩＯＵＴ）がゼロではないことを確実にするための起動回路（ＳＴＡＲＴ）を更に備える請求項４ないし９のいずれか１項に記載のシステム。
11. 前記スイッチング回路のコンデンサのうちの少なくとも１つが、寄生容量から少なくとも部分的に作られる請求項４ないし１０のいずれか１項に記載のシステム。
12. 前記スイッチング回路装置が、前記基準抵抗（ＲＲＥＦ）の抵抗率の変化を補償するためのシステムを備え、前記補償システムは次の準備のうちの少なくとも１つを備える、即ち
    -前記基準抵抗（ＲＲＥＦ）は、抵抗部分が関与するか、又は前記基準抵抗（ＲＲＥＦ）の全抵抗から除外されることを可能にするために、少なくとも１つのプログラム可能なスイッチとそれぞれ関連した前記複数の抵抗部分とから成り、
    -前記スイッチドキャパシタ（ＣＳＷ）は、容量部分が関与するか、又は前記スイッチドキャパシタ（ＣＳＷ）の全容量から除外されることを可能にするために、少なくとも１つのプログラム可能なスイッチとそれぞれ関連した前記複数の容量部分とから成り、
    -前記電流ミラー構成のいずれかの少なくとも１つのブランチが少なくとも１つのトランジスタ及び複数のトランジスタの並列部分を備え、前記トランジスタの部分は、前記部分が前記ブランチに含まれるか又は前記ブランチから除外されることを可能にするために、プログラム可能なスイッチを介して前記ブランチに接続している請求項４ないし１１のいずれか１項に記載のシステム。
13. 前記スイッチング回路装置が、前記基準抵抗（ＲＲＥＦ）の値の変化及び／又は温度変化に起因する前記スイッチドキャパシタ（ＣＳＷ）の値の変化を補償するためのシステムを更に備え、前記システムはその値が温度と比例している電流の一部を反映するための温度補償電流ミラーを備え、電流の前記部分は、前記バイアス電流（ＩＢＢ）か、又は前記基準バイアス電流（ＩＢＲ）を調整するために用いられる請求項４ないし１２のいずれか１項に記載のシステム。

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