JPS58500045A - バンドギヤツプ基準電圧発生回路及びその発生方法 - Google Patents
バンドギヤツプ基準電圧発生回路及びその発生方法Info
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- JPS58500045A JPS58500045A JP57500775A JP50077582A JPS58500045A JP S58500045 A JPS58500045 A JP S58500045A JP 57500775 A JP57500775 A JP 57500775A JP 50077582 A JP50077582 A JP 50077582A JP S58500045 A JPS58500045 A JP S58500045A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
スイッチド・キャパシタ・バンドギャップ基準電圧発生回路発明の背景
発明の技術分野
本発明は、広くはバンドギャップ基準電圧発生回路に関するものであり、より具
体的にはCMOSバンドギャップ基準電圧発生回路に関するものである。
先行技術の説明
5ボルト以下の安定で再現性の良い基準を圧発生回路の典型例として、バンドギ
ャップ基準電圧発生回路がある。P、atl R,GrayとRobert G
、 MayorによるAnalysis andDesign of Anal
og Intagrated C1rcuits (John Filmy a
nd 5ane。
1977、pP、239−261 )に説明されているように、バイポーラ・ト
ランジスタのベース・エミッタ電圧’beは負の温度係数を有している。従って
、バイポーラ・トランジスタのベース・エミッタ電圧Vbg とこれらの差分電
圧ム”beの和は、これかシリコンのエネルギー・ギャップに等しい場合には、
温度依存性が小さい。このような温度安定性の良い基準電圧発生回路は、’ha
を発生させそのΔ’haとの和を取シ、この和を1.205ボルトのバンドギ
ャップ電圧にほぼ等しくすることによシ実現されてきた。
米国特許出願第034b 15号に記載されたようなバンドギャップ基準電圧発
生回路に用いるオープンエミッタnpnバイポーラ・トランジスタの製作に際し
ては、標準のCMOSプロセスが使用できる。演算増幅回路尋の増幅手段と共に
安定で温度依存性の小さなCMOSバンドギャップ電圧を作成するには、電流密
度の異なる2個のトランジスタをエミツ、タホロワで使用し、これらエミッタ回
路の各抵抗から差分電圧を取出すことになる。これによって、正、負又はゼロの
係数の出力電圧か発生する。
しかしながら、CMO5回路中のいくつかの要因によって、バンドギャップ電圧
の初期公差のはらつきと温度変化が生ずる。初期公差の主要なものは、各トラン
ジスタのエミッタ回路中の2個の抵抗の比と最小電流密度の積である演算増幅回
路関連のオフセット電圧によって生ずる。先行技術の他の欠点は、p抵抗整合の
問題とp抵抗の2:1温度変化の問題である。従来のCMOSバンドギャップ回
路はスタートアップ回路を必要とするという問題発明の概要
本発明の一つの目的は、サブストレート・バイポーラ・トランジスタ及びMOS
)ランジスタを使用し、相当の温度安定性を有しかつプロセス変動にはは無関
係なバンドギャップ基準電圧発生回路を提供することにある。
本発明の他の目的は、標準の0MO5製造法及びスイッチド・キャパシタ手法を
用いて作成できる基準電圧発生回路であって、各サブストレート・バイポーラ・
トランジスタのVbg と△Vbaを加算して温度依存性がほぼゼロの基準電圧
を発生する回路を提供することにある。
本発明によれば、第1、第2のサブストレート・バイポーラ・トランジスタが使
用されるが、第1のトランジスタのエミッタ領域は第2のトランジスタのエミッ
タ領域よシも極めて大きなものとなっている。第2のトランジスタは第1のトラ
ンジスタに比較して大きな電流密度で動作するので、第2のトランジスタの’h
aは第1のトランジスタの’be よシも大きな値となる。各トランジスタノ各
エミッタに結合されたスイッチド・キャパシタを用いて、各トランジスタのペー
ス・エミッタ電圧がサンプリングされる。これら2個のサンプリング電圧の差分
が適切な比率で加算されると、この加算結果は温度係数がほぼゼロの電圧となる
。
本発明の上述した目的及び他の目的並びに特徴及び利点は添付図面を参照して行
なう以下の詳細な説明によって−M明確になろう。
図面の簡単な説明
第1図は、本発明の好適実施例の一つを例示する構成図である。
第2図は、第1図示の実施例のタイミング図である。
第3図は、本発明に使用される増幅回路の他の実施例を例示する構成図である。
第4図は、第3図示の実施例のタイミング図である。
好適実施例の説明
第1図は、本発明の一好適爽施例に従って構成されたスイッチド・キャパシタ・
バンドギャップ基準電圧発生回路10を示す。 このバンドギャップ基準電圧発
生回路10は概略、第1、第2のバイポーラ・トランジスタ12と14、クロッ
ク回路16、第1、第2のスイッチド・キャパシタ回路18.20及び増幅回路
22から構成されている。
第1、第2のバイポーラ・トランジスタ12と14は、各コレクタが正電源’d
dに接続され、各ペースは共通の基準電圧、すなわちアナログ接地電圧Va!に
接続され、また各エミッタは各々の電流源24と26を介して負電源V7に接続
されている。好適形式においては、電流源24と26は所定比率の電流を引出す
ように構成されておシ、またトランジスタ12はトランジスタ14よシも太き表
エミッタ面積を有するように作られている。トランジスタ12と14は異なる電
流密度を有するようにバイアスされているので、両者は異なるベース・エミッタ
電圧’kgを発生する。これらのトランジスタ12と14はエミッタホロワで接
続されているので、標準CMOSプロセス内のサブストレー) npn )ラン
ジスタを用いて本好適実施例の回路を製造できる。
第1のスイッチド・キャパシタ回路18において、キャパシタ28の入力端子は
スイッチ6oと32を介してそれぞれ共通の基準を圧VA、とトランジスタ14
のエミッタに接続されている。第2のスイッチド・キャパシタ回路2゜において
、キャパシタ34の入力端子Lスイッチ36ト38を介してそれぞれトランジス
タ12と14のエミッタに接続されている。キャパシタ28と64の出力端子は
ノード40に接続されている。本好適実施例においては、スイッチ30 、52
、36及び68は、クロック回路16により慣用手法に従ってクロックされる
CMO5伝達ゲートである。スイッチ30と66は、それらの制御入力端子に供
給されるクロック信号Aがハイ状態になると導通しクロック信号Aがロー状態に
なると非導通となるように構成されている。これに対して、スイッチ32と38
は、好適には、それらの入力端子に供給されるクロック信号Bがハイ状態になっ
たとき導通しクロック信号Bがロー状態になったとき非導通となるように構成さ
れている。
このような構成において、スイッチ60と62の協同動作ニよシ、キャパシタ2
8II′iトランジスタ14のベース電圧とトランジスタ14のエミッタ電圧と
に交互に充電され、これによってトランジスタ14の’haに関連した電荷が作
成される。同様にして、スイッチ66と38の協同動作によシ、キャパシタ34
はトランジスタ12のエミッタ電圧とトランジスタ14のエミッタを圧とに交互
に充電され、これによってトランジスタ12と14のベース・エミッタ電圧間の
差分△rb、に関連した電荷が作成される。
当業者に明らかなように、電圧’haは負の温度特性(NFC)を有しよう。他
方、良く知られているように、電圧△Vb。
は正の温度係数を有する。従って、キャパシタ28と64の容量比を適切な値に
選択することによって、上記電圧の重み付は和V、、+にΔVba 、 K ”
Cs4/C□が温度にほぼ無関係になるようにすることができる。
増幅回路22において、演算増幅回路42の負入力端子はノード40に結合され
、またその正入力端子は基準電圧’AGに結合されている。この演算増幅回路4
2の出力側のノード46と負入力側のノード40間に帰還キャパシタ44が結合
されている。好適形態においては、帰還キャパシタ440両端にスイッチ48が
結合され、その制御入力端子はクロック回路16から供給されるクロック信号C
に結合されている。スイッチ48を周期的に閉じることによシ、演算増幅回路4
2の利得は1に制御され、キャパシタ44上の電荷が除去される。
第2図示のように、クロック回路16絋、まずハイ状態のクロック信号Aを供給
してスイッチ30と36を閉じると共にロー状態のクロック信号Bを供給してス
イッチ32と68を開く。同時に、クロック回路16はハイ状態のクロック信号
Cを供給してスイッチ48を閉じる。このプリチャージ期間内に、帰還キャパシ
タ44が放電されて増幅回路のすべてのオフセットが除去され、またキャパシタ
28と64はそれぞれ基準電圧FA、とトランジスタ12の’beに充電される
。プリチャージ期間が終了する直前に、クロック回路16はロー状態のクロック
信号Cを供給することによってスイッチ48を開く。この直後であってかつプリ
チャージ期間の終了前に、クロック回路16はクロック信号Aをロー状態にする
ことによってスイッチ30と66を開く。このプレチャージ期間の終端すなわち
バリッド基*’it圧出力期間の始端において、クロック回路16はクロック信
号Bをハイ状態にしてスイッチ32と38を閉じる。この時、キャパシタ28の
端子電圧はトランジスタ14の−Vb、たけ変化し、またキャパシタ64の端子
電圧はトランジスタ12と14のベース・エミッタ電圧の差分(V4g+x ’
beta )だけ変化する。このスインを動作によって電荷量Q ” V4g
14 C2@ ” (”ha 12− ’b@ 14 )Cs4がキャパシタ4
4に伝達され、ノード46上に出力電圧V□f”−1/C4+ C−Vba+a
Cts ”(Vb#+2−’b114 )Cm;Jが出力される。
好適形態においては、キャパシタ28と64の容量比をΔ’hgと’haの温度
係数比に等しくすることにより、上記正のバンドギャップ基準電圧+V□fが温
度にほとんど依存しないようにすることができる。必要に応じて、クロック信号
Cを反転してプレチャージ期間とバリッド基準電圧出力期間を入換えることによ
シ、負のバンドギャップ基準電圧−V□fを発生させることもできる。
概して、演算増幅回路のオフセラ)11圧は、このバンドギャップ基準電圧発生
回路10の精度に悪影響を及はす。第1図示の増幅回路22を第3図示の変形増
幅回路22′で置換えることにより、オフセット電圧誤差をほぼ除去することが
できる。この増幅回路22′を構成する正入力端子は基準電圧V、。に結合さn
ている。スイッチ50は、演算増幅回路42の負入力端子をノード46において
出力端子に結合させる。帰還キャパシタ44と並列接続されたスイッチ4Bは、
この帰還キャパシタ44ヲ周期的に放電させる。一方この回路では、帰還キャパ
シタ44の一方の端子はスイッチ52を介して演算増幅回路42の出力側のノー
ド46に結合されている。このキャパシタ44はノード40において入力信号F
INにも結合されている。さらに、ノード40と演算増幅回路42の負入力端子
間にオフセット蓄積キャパシタ54が結合され、またこのノード40と基準電圧
r□。間にスイッチ56が結合されている。この実施例では、クロック回路16
′が第4図示のような別種のクロック信号りとEを発生し、それぞれスイッチ5
6と50を制御すると共にクロック信号りの反転信号によってスイッチ52を制
御する。この構成では、バンドギャップ基準電圧発生回路1oは3種の動作期間
を有する。プレチャージ期間において、クロック回路16′は、ハイ状態のクロ
ック信号C,D及びEを供給してスイッチ48.56及び50を閉じると共にス
イン?52を開<。この期間内に、キャパシタ44ハスイツチ48で放電される
。演算増幅回路42の利得はスイッチ50で1に保持され、オフセット蓄積キャ
パシタ54祉演算増幅回路42のオフセットti圧FORに充電される。
このプレチャージ期間の終端近傍において、クロック回路16′はロー状態のク
ロック信号Eを供給してスイッチ50を開き、キャパシタ54を演算増幅回路4
2のオフセラ)1圧への充電状態に保持する。この直後にクロック回路16′は
ロー状態のクロック信号りを供給してスイッチ56を開くと共にスイッチ52を
閉じる。このスイッチ動作は入力ノード40にじよう乱を与えがちであるから、
クロック回路16′がクロック信号Cをロー状態にしてスイッチ48を開く前に
、短かい安定期間を設けることが望ましい。この後、帰還キャパシタ44に蓄積
された電荷は、スイッチド・キャパシタ部18と20から結合された電荷量の分
たけ変化する。バリッド基準を正出力期間と表示された第6の回路動作期間内に
、ノード46上に出力された基準を圧からはすべてのオフセット電圧誤差が除去
されている。オフセット蓄積キャパシタ54がオフセットを圧i’08に周期的
に充電されるならば、この演算増幅回路42は、ノード40がゼロ・オフセット
の入力ノードになされ光結果的にオート・ゼロ状態にされる。
本発明を好適実施例に関し脱明したが、本発明が種々変形され上述した実施例と
は別の多くの実施例が考えられることは当業者にとって明らかであろう。
従って、本発明の要旨に包含されるすべての変形を添付クレームに網羅すること
が意図されている。
FAσI
Claims (1)
- 【特許請求の範囲】 1. 温度にはは無関係な基準電圧V□、を発生する回路22であって: 所定のベース電圧を有すると共に異なる電流密度にバイアスされてそれぞれのエ ミッタ端子に第1、第2のエミッタ電圧を発生する第1、第2のバイポーラ・ト ランジスタ手段12.14; 第1、第2の重々シ合わないクロック信号を交互に発生するクロック手段16; 前記第1のクロック信号Aに応答して前記ベース電圧に結合されかつ前記第2の クロック信号Bに応答して前記第1のエミッタ電圧に結合されて前記第1のトラ ンジスタ手段の’hgに関連した第1の電荷を作成する第1のスイッチド・キャ パシタ手段28;前記第1のクロック信号Aに応答して前記第2のエミッタ電圧 に結合されかつ前記第2のクロック信号Bに応答して前記第1のエミッタ電圧に 結合されて前記第1、第2のバイボー2・トランジスタ手段のVbaの差分に関 連した第2の電荷を作成する第2のスイッチド・キャパシタ手段64; 並びに 、 前記第1、第2のスイッチド・キャパシタ手段に結合され前記第1、第2の電荷 の和に比例する基準電圧’RIFを発生する増幅手段22を備えた回路。 2、前記各スイツテド・キャパシタンス手段28.34は、それぞれが前記クロ ック信号AとBに応答するキャパシタ手段30.32及びスイッチ手段36.3 8を備えた請求の範囲第1項記載の回路22゜ & 前記増幅手段22は、演算増幅回路42、帰還キャパシタ44及び該帰還キ ャパシタ44の人、出力部を周期的に結合させるスイッチ手段48を備えた請求 の範囲第2項記載の回路22゜ 4、 温度にほぼ無関係な基準電圧’RgFを発生する方法であって: 同一の所定ベース電圧を有する第1′、第2のバイポーラ・トランジスタ手段1 4.12を異なる電流密度にバイアスして第1、第2のエミッタ電圧を発生させ ;第1、第2の重なシ合わないクロック信号A、Eを供給し; 第1のキャパシタ手段28の入力部を前記第1のクロック信号に応答して前記ベ ース電圧に結合させかつ前記第2のクロック信号Bに応答して前記第1のエミッ タ電圧に結合させることによシ、該第1のキャパシタ手段28の出力部を前記第 1のトランジスタ手段のVb、に関連した第1の電荷に結合させ;第2のキャパ シタ手段34の入力部を前記第1のクロック信号Aに応答して前記第2のエミッ タ電圧に結合させかつ前記第2のクロック信号Bに応答して前記第1のエミッタ 電圧に結合させることによシ、該第2のキャパシタ手段64の出力部を前記第1 、第2のトランジスタ手段の各Vb、の差分に関連した第2の電荷に結合させ; かつ 前記第1、第2のキャパシタ手段28.34の出力部の電荷の和を増幅して、前 記第1、第2の電荷の和に比例する基*1圧VRIFを発生する方法。 5 温度にほぼ無関係な基準電圧VBIEFを発生する回路22であって二 所定のバイアス電圧VAGに結合された各ベース、正電源’DDに結合された各 コレクタ及び開放された各エミッタを有する第1、第2のトランジスタ14.1 2;該第1、第2のトランジスタ14.12の各エミッタ及び負電源’ss間に 結合され該第1、第2のトランジスタ14.12を異なる電流密度にバイアスす るバイアス手段24及び26; 所定のバイアス電圧’AD及び第1のトランジスタ14)−のエミッタに交互に 結合される第1の部分を−え、第1のトランジスタ14のVhaに関連した第1 の電荷を発生する第1のキャパシタ28; 第1のトランジスタ14のエミッタ及び第2のトランジスタ12のエミッタに交 互に結合される第1の部分を備え、第1、第2のトランジスタ14及び12のr b、の差分に関連した第2の電荷を発生する第2のキャパシタ34; 並びに、 前記第1、第2のキャパシタ28及び34に結合され前記第1、第2の電荷の和 に比例する基準電圧’RIIFを発生する増幅回路22を備えた回路。 直 前記第1、第2のキャパシタ28及び34絋、重なシ合わないクロック信号 A及びBに応答するスイッチによって前記第1、第2のトランジスタ14及び1 2に交互に結合される請求の範囲第5項記載の回路22゜7、前記増幅回路は、 演算増幅回路42、帰還キャパシタ44及び該帰還キャパシタ44を周期的に放 電させるスイッチ手段48を備えた請求の範囲第5項記載の回路22゜
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