JPS6322676B2 - - Google Patents
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- JPS6322676B2 JPS6322676B2 JP1310881A JP1310881A JPS6322676B2 JP S6322676 B2 JPS6322676 B2 JP S6322676B2 JP 1310881 A JP1310881 A JP 1310881A JP 1310881 A JP1310881 A JP 1310881A JP S6322676 B2 JPS6322676 B2 JP S6322676B2
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- cpu
- processing unit
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- buffer memory
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- 238000012545 processing Methods 0.000 claims description 27
- 238000012546 transfer Methods 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 230000010365 information processing Effects 0.000 claims description 10
- 238000003672 processing method Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 238000005859 coupling reaction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
- H04Q3/54508—Configuration, initialisation
- H04Q3/54516—Initialization, software or data downloading
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/1305—Software aspects
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13109—Initializing, personal profile
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13376—Information service, downloading of information, 0800/0900 services
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理方式に関し、詳しくは、プ
ログラム・モードで動作する中央処理装置のバス
に接続された周辺処理装置内のバツフア・メモリ
と、主メモリとの間でデータ転送を行う情報処理
方式に関するものである。
ログラム・モードで動作する中央処理装置のバス
に接続された周辺処理装置内のバツフア・メモリ
と、主メモリとの間でデータ転送を行う情報処理
方式に関するものである。
従来より、複数の中央処理装置（以下CPUと
記す）を１つのシステムとして結合する場合、第
１図に示すように、主メモリ１を複数のCPU２
Ａ〜２Ｄが完全に共有する共用メモリ結合方式
（密結合多重プロセツサ）と、第２図に示すよう
に、各CPU２Ａ〜２Ｄがそれぞれ独自のメモリ
１Ａ〜１Ｄを占有し、チヤネル４Ａ〜４Ｄおよび
アダプタ５を介して各CPU２Ａ〜２Ｄが互いに
連絡するチヤネル結合方式（疎結合多重プロセツ
サ）とがある。
記す）を１つのシステムとして結合する場合、第
１図に示すように、主メモリ１を複数のCPU２
Ａ〜２Ｄが完全に共有する共用メモリ結合方式
（密結合多重プロセツサ）と、第２図に示すよう
に、各CPU２Ａ〜２Ｄがそれぞれ独自のメモリ
１Ａ〜１Ｄを占有し、チヤネル４Ａ〜４Ｄおよび
アダプタ５を介して各CPU２Ａ〜２Ｄが互いに
連絡するチヤネル結合方式（疎結合多重プロセツ
サ）とがある。
第１図に示す共用メモリ結合方式では、主メモ
リ１に格納された共通のオペレーテイング・シス
テムの制御により、複数のCPU２Ａ〜２Ｄが共
用メモリ１を交互に使用するか、だれも使用して
いないことを確認して共用メモリ１を使用する方
法がとられる。
リ１に格納された共通のオペレーテイング・シス
テムの制御により、複数のCPU２Ａ〜２Ｄが共
用メモリ１を交互に使用するか、だれも使用して
いないことを確認して共用メモリ１を使用する方
法がとられる。
一方、第２図に示すチヤネル結合方式では、各
メモリ１Ａ〜１Ｄに格納されたオペレーテイン
グ・システム（OS）により、各CPU２Ａ〜２Ｄ
が独自に自分および他のメモリを使用するか、あ
るいは特定のCPU２Ａのみがすべてのメモリ１
Ａ〜１Ｄを管理しており、このCPU２Ａの許可
を得て他のCPU２Ｂ〜２Ｄが自分あるいは他の
メモリを使用する方法がとられる。
メモリ１Ａ〜１Ｄに格納されたオペレーテイン
グ・システム（OS）により、各CPU２Ａ〜２Ｄ
が独自に自分および他のメモリを使用するか、あ
るいは特定のCPU２Ａのみがすべてのメモリ１
Ａ〜１Ｄを管理しており、このCPU２Ａの許可
を得て他のCPU２Ｂ〜２Ｄが自分あるいは他の
メモリを使用する方法がとられる。
例えば、機能分散形の電子交換機では、加入
者、線路、およびトランク等のあらゆる情報を記
憶した主メモリと、CPUと、発呼検出、ダイヤ
ル受信専用の処理装置、自局内接続専用の処理装
置、出入接続専用の処理装置等の複数の周辺処理
装置（以下PPUと記す）に分離して処理を行う。
者、線路、およびトランク等のあらゆる情報を記
憶した主メモリと、CPUと、発呼検出、ダイヤ
ル受信専用の処理装置、自局内接続専用の処理装
置、出入接続専用の処理装置等の複数の周辺処理
装置（以下PPUと記す）に分離して処理を行う。
この場合、１つのCPUと複数のPPU間の情報
を結合する方式として、第１図に示す共用メモリ
結合方式を用いると、CPUとPPU間の物理的接
続が遠距離のときには、メモリ・バスの遅延によ
るシステムの処理能力低下を招くため、遠距離に
PPUが配置された場合には、きわめて不利とな
る。
を結合する方式として、第１図に示す共用メモリ
結合方式を用いると、CPUとPPU間の物理的接
続が遠距離のときには、メモリ・バスの遅延によ
るシステムの処理能力低下を招くため、遠距離に
PPUが配置された場合には、きわめて不利とな
る。
一方、第２図に示すようなチヤネル・バスを用
いるチヤネル結合方式にした場合には、CPUが
２Ａ、主メモリが１Ａとすると、他のメモリ１Ｂ
〜１ＤはPPU２Ｂ〜２Ｄ内に設けられたバツフ
ア・メモリとして扱うことができる。しかし、チ
ヤネル・バスを用いる方式では、チヤネルを起動
する際に費やされる固定分の時間があり、この時
間を無視できない。すなわち、CPUよりPPUへ
の情報の転送は、イベント（例えば発呼）対応に
行うため、小規模で頻度が多く、その度ごとにチ
ヤネルの起動に伴う時間をとることはきわめて不
利である。
いるチヤネル結合方式にした場合には、CPUが
２Ａ、主メモリが１Ａとすると、他のメモリ１Ｂ
〜１ＤはPPU２Ｂ〜２Ｄ内に設けられたバツフ
ア・メモリとして扱うことができる。しかし、チ
ヤネル・バスを用いる方式では、チヤネルを起動
する際に費やされる固定分の時間があり、この時
間を無視できない。すなわち、CPUよりPPUへ
の情報の転送は、イベント（例えば発呼）対応に
行うため、小規模で頻度が多く、その度ごとにチ
ヤネルの起動に伴う時間をとることはきわめて不
利である。
また、親となる装置が主導権を握り、そのプロ
グラムを実行することにより転送を行う方法、い
わゆるプログラム・モードの情報転送方法もある
が、これはマイクロ・コンピユータ等で用いられ
るように、共通データ・バスを介してCPUの主
メモリと入出力装置間で行われる情報転送方法で
あつて、複数のCPU間の情報転送としては考え
られていない。
グラムを実行することにより転送を行う方法、い
わゆるプログラム・モードの情報転送方法もある
が、これはマイクロ・コンピユータ等で用いられ
るように、共通データ・バスを介してCPUの主
メモリと入出力装置間で行われる情報転送方法で
あつて、複数のCPU間の情報転送としては考え
られていない。
本発明の目的は、これらの問題を解決するた
め、CPUとPPU間が遠距離の場合でも、小規模
で高頻度の要求がある場合でも、主メモリとバツ
フア・メモリ間の複数語のデータ転送を高速かつ
簡単に行うことができる情報処理方式を提供する
ことにある。
め、CPUとPPU間が遠距離の場合でも、小規模
で高頻度の要求がある場合でも、主メモリとバツ
フア・メモリ間の複数語のデータ転送を高速かつ
簡単に行うことができる情報処理方式を提供する
ことにある。
本発明の情報処理方式は、CPUとPPUをプロ
グラム・モードで動作するバスで接続し、該バス
を介してCPUから周辺処理装置番号およびバツ
フア・メモリの読み取り、書き込みの制御コード
を出力し、指定された転送語数分のデータ転送を
連続して行つた後、転送終了コードを出力して、
主メモリとPPU内のバツフア・メモリ間のデー
タ転送を行うことを特徴としている。
グラム・モードで動作するバスで接続し、該バス
を介してCPUから周辺処理装置番号およびバツ
フア・メモリの読み取り、書き込みの制御コード
を出力し、指定された転送語数分のデータ転送を
連続して行つた後、転送終了コードを出力して、
主メモリとPPU内のバツフア・メモリ間のデー
タ転送を行うことを特徴としている。
以下、本発明の実施例を、図面により説明す
る。
る。
第３図は、本発明の実施例を説明する情報処理
方式の動作ブロツク図である。
方式の動作ブロツク図である。
主メモリ１０とCPU２０とは、メモリ・アド
レス・バス１０１とメモリ・アンサ・バス１０２
とで接続される。また、CPU２０に接続されて
プログラム・モードで動作するバス、すなわち外
部アドレス・バス２０１と外部アンサ・バス２０
２には、複数のPPU３０Ａ〜３０Ｎが並例に接
続されている。各PPU３０Ａ〜３０Ｎには、バ
ツフア・メモリ（BM）３０１とプロセツサ・ユ
ニツト（PU）３０２とバツフア・メモリ・コン
トローラ（BMC）３０３が設けられる。バツフ
ア・メモリ・コントローラ３０３は、CPU２０
とプロセツサ・ユニツト３０２からそれぞれバツ
フア・メモリ３０１へアクセスする際の制御を行
うものであり、また情報線３０４はプロセツサ・
ユニツト３０２とバツフア・メモリ３０１とを接
続するラインであつて、チヤネル・モードあるい
はプログラム・モードのいずれのモードで動作さ
せてもよい。
レス・バス１０１とメモリ・アンサ・バス１０２
とで接続される。また、CPU２０に接続されて
プログラム・モードで動作するバス、すなわち外
部アドレス・バス２０１と外部アンサ・バス２０
２には、複数のPPU３０Ａ〜３０Ｎが並例に接
続されている。各PPU３０Ａ〜３０Ｎには、バ
ツフア・メモリ（BM）３０１とプロセツサ・ユ
ニツト（PU）３０２とバツフア・メモリ・コン
トローラ（BMC）３０３が設けられる。バツフ
ア・メモリ・コントローラ３０３は、CPU２０
とプロセツサ・ユニツト３０２からそれぞれバツ
フア・メモリ３０１へアクセスする際の制御を行
うものであり、また情報線３０４はプロセツサ・
ユニツト３０２とバツフア・メモリ３０１とを接
続するラインであつて、チヤネル・モードあるい
はプログラム・モードのいずれのモードで動作さ
せてもよい。
すなわち、前述したように、プロセツサ・ユニ
ツト３０２とバツフア・メモリ３０１との間でデ
ータ転送を行う場合、頻度は少ないが比較的大量
なデータ転送であれば、チヤネル・モードで結合
する方がよく、逆にデータ転送量は少ないが、高
頻度であれば、プログラム・モードで結合する方
がよいので、PPU３０の主目的機能によつてい
ずれか一方を選択すればよい。すなわち、端末と
しての入出力装置の機種により選択され、例えば
機能分散型電子交換器の発呼検出装置、通話路ス
イツチ、トランク等の制御であれば、プログラ
ム・モードで結合し、一方ワード・プロセツサの
翻訳、漢字変換等の制御であれば連続処理が多い
ので、チヤネル・モードで結合する。
ツト３０２とバツフア・メモリ３０１との間でデ
ータ転送を行う場合、頻度は少ないが比較的大量
なデータ転送であれば、チヤネル・モードで結合
する方がよく、逆にデータ転送量は少ないが、高
頻度であれば、プログラム・モードで結合する方
がよいので、PPU３０の主目的機能によつてい
ずれか一方を選択すればよい。すなわち、端末と
しての入出力装置の機種により選択され、例えば
機能分散型電子交換器の発呼検出装置、通話路ス
イツチ、トランク等の制御であれば、プログラ
ム・モードで結合し、一方ワード・プロセツサの
翻訳、漢字変換等の制御であれば連続処理が多い
ので、チヤネル・モードで結合する。
第３図において、CPU２０よりバツフア・メ
モリ３０１へのデータ転送要求は、単一の命令で
あるブロツク転送命令により受け付けられる。
モリ３０１へのデータ転送要求は、単一の命令で
あるブロツク転送命令により受け付けられる。
第４図は、ブロツク転送命令の動作フロー・チ
ヤートである。
ヤートである。
CPU２０は、主メモリ１０からプログラム命
令を読み出してこれをデコーダにより解読し、ブ
ロツク転送命令要求である場合には、CPU２０
内のワーク・レジスタあるいは主メモリ１０上の
特定アドレスから転送語数、転送先周辺処理装置
番号、および主メモリ１０上の転送元、ないし転
送先のアドレスを読み出す（ステツプ12）。
令を読み出してこれをデコーダにより解読し、ブ
ロツク転送命令要求である場合には、CPU２０
内のワーク・レジスタあるいは主メモリ１０上の
特定アドレスから転送語数、転送先周辺処理装置
番号、および主メモリ１０上の転送元、ないし転
送先のアドレスを読み出す（ステツプ12）。
書き込み、つまり主メモリ１０からバツフア・
メモリ３０１への転送の場合、主メモリ１０上に
格納されている転送データを１語フエツチしてく
る（ステツプ16）。次に、転送データと転送先周
辺処理装置番号、バツフア・メモリ３０１への書
き込み指定の制御コードおよび転送中のコードを
編集し（ステツプ17）、外部アドレス・バス２０
１に送出する（ステツプ18）。外部アドレス・バ
ス２０１に送出されたデータ類は、周辺処理装置
番号の一致した装置のみによつて受信され、バツ
フア・メモリ３０１に書き込み動作が実行され
る。
メモリ３０１への転送の場合、主メモリ１０上に
格納されている転送データを１語フエツチしてく
る（ステツプ16）。次に、転送データと転送先周
辺処理装置番号、バツフア・メモリ３０１への書
き込み指定の制御コードおよび転送中のコードを
編集し（ステツプ17）、外部アドレス・バス２０
１に送出する（ステツプ18）。外部アドレス・バ
ス２０１に送出されたデータ類は、周辺処理装置
番号の一致した装置のみによつて受信され、バツ
フア・メモリ３０１に書き込み動作が実行され
る。
そして、バツフア・メモリ３０１は、１語の書
き込み動作が終了すると、その旨を直ちにバツフ
ア・メモリ・コントローラ３０３から外部アン
サ・バス２０２に応答する（ステツプ19）。
き込み動作が終了すると、その旨を直ちにバツフ
ア・メモリ・コントローラ３０３から外部アン
サ・バス２０２に応答する（ステツプ19）。
一方、CPU２０側は、PPU３０からの応答信
号を受信すると、転送語数を減算し（ステツプ
23）、メモリ・アドレスを更新する（ステツプ
24）。
号を受信すると、転送語数を減算し（ステツプ
23）、メモリ・アドレスを更新する（ステツプ
24）。
そして、転送語数が“０”になつたか否かを判
別し（ステツプ25）、その結果“０”でないとき
には、転送語数が残り１語になつたか否かを判定
する（ステツプ13）。転送語数がまだ１語より多
い場合には、引き続き次の転送データを主メモリ
１０よりフエツチし（ステツプ16）、前記と同じ
処理をCPU２０およびPPU３０が繰り返す（ス
テツプ17〜25）。
別し（ステツプ25）、その結果“０”でないとき
には、転送語数が残り１語になつたか否かを判定
する（ステツプ13）。転送語数がまだ１語より多
い場合には、引き続き次の転送データを主メモリ
１０よりフエツチし（ステツプ16）、前記と同じ
処理をCPU２０およびPPU３０が繰り返す（ス
テツプ17〜25）。
一方、転送語数が１語になつた場合には、
CPU２０は最終データであることを示す終了表
示のコードを転送中のコードに置き替えて、外部
アドレス・バス２０１に送出する（ステツプ14）。
そして、PPU３０側は、終了コードを受信した
ことにより、最終データを受信したことがわか
り、バツフア・メモリ３０１はフル状態となる。
バツフア・メモリ３０１がフル状態になつたこと
は、プロセツサ・ユニツト３０２に割り込みを行
うことにより、あるいは逆にプロセツサ・ユニツ
ト３０２からスキヤニングを行うことにより、簡
単に判定することができる。
CPU２０は最終データであることを示す終了表
示のコードを転送中のコードに置き替えて、外部
アドレス・バス２０１に送出する（ステツプ14）。
そして、PPU３０側は、終了コードを受信した
ことにより、最終データを受信したことがわか
り、バツフア・メモリ３０１はフル状態となる。
バツフア・メモリ３０１がフル状態になつたこと
は、プロセツサ・ユニツト３０２に割り込みを行
うことにより、あるいは逆にプロセツサ・ユニツ
ト３０２からスキヤニングを行うことにより、簡
単に判定することができる。
次に、CPU２０の読み取りの場合、すなわち
バツフア・メモリ３０１から主メモリ１０への転
送の場合には、第４図のステツプ16が除去され
て、ステツプ22が追加されるだけで、殆んど書き
込みの場合と同じ過程となる。すなわち、主メモ
リ１０よりの転送データ・フエツチが不要となる
かわりに、主メモリ１０に対してバツフア・メモ
リ３０１の読み取りデータを、外部アンサ・バス
２０２より格納する必要がある。また、ステツプ
18では、読み取りコードをPPU３０に送出しな
ければならない。
バツフア・メモリ３０１から主メモリ１０への転
送の場合には、第４図のステツプ16が除去され
て、ステツプ22が追加されるだけで、殆んど書き
込みの場合と同じ過程となる。すなわち、主メモ
リ１０よりの転送データ・フエツチが不要となる
かわりに、主メモリ１０に対してバツフア・メモ
リ３０１の読み取りデータを、外部アンサ・バス
２０２より格納する必要がある。また、ステツプ
18では、読み取りコードをPPU３０に送出しな
ければならない。
なお、これらの一連の命令実行は、CPU２０
がマイクロ・プログラム制御であれば、マイク
ロ・プログラムを用いて実現でき、またCPU２
０が布線論理のCPUであれば、ハードウエアを
付加することにより実現できる。
がマイクロ・プログラム制御であれば、マイク
ロ・プログラムを用いて実現でき、またCPU２
０が布線論理のCPUであれば、ハードウエアを
付加することにより実現できる。
また、これらの一連の命令実行中に、障害割り
込み、入出力割り込み等が生じた場合、他のソフ
トウエアによつて割り込み原因対応に許可するか
否かを設定すればよく、本発明の命令中に割り込
みに対する手段を設けることは不要である。
込み、入出力割り込み等が生じた場合、他のソフ
トウエアによつて割り込み原因対応に許可するか
否かを設定すればよく、本発明の命令中に割り込
みに対する手段を設けることは不要である。
以上説明したように、本発明によれば、CPU
のプログラム・モードで動作するバスに接続され
たバツフア・メモリに対して、単一の命令によつ
て主メモリとの間で複数語のデータ転送が高速か
つ簡単に実現できるので、機能分散形電子交換機
のように転送語数が少ないが転送頻度が多い情報
処理システムに本発明の処理方式を適用すれば、
チヤネル・バスで結合する方式より高速処理が可
能となり、処理能力の向上を計ることができる。
のプログラム・モードで動作するバスに接続され
たバツフア・メモリに対して、単一の命令によつ
て主メモリとの間で複数語のデータ転送が高速か
つ簡単に実現できるので、機能分散形電子交換機
のように転送語数が少ないが転送頻度が多い情報
処理システムに本発明の処理方式を適用すれば、
チヤネル・バスで結合する方式より高速処理が可
能となり、処理能力の向上を計ることができる。
第１図および第２図はそれぞれ従来における複
数の処理装置の結合方式を示す図、第３図は本発
明の実施例を示す情報処理方式の動作ブロツク
図、第４図は本発明におけるブロツク転送命令の
フロー・チヤートである。 １，１Ａ〜１Ｄ，１０：主メモリ、２Ａ〜２
Ｄ，２０：中央処理装置（CPU）、４Ａ〜４Ｄ：
チヤネル、５：アダプタ、３０Ａ〜３０Ｎ：周辺
処理装置（PPU）、３０１：バツフア・メモリ
（BM）、３０２：プロセツサ・ユニツト（PU）、
３０３：バツフア・メモリ・コントローラ
（BMC）、１０１：メモリ・アドレス・バス、１
０２：メモリ・アンサ・バス、２０１：外部アド
レス・バス、２０２：外部アンサ・バス。
数の処理装置の結合方式を示す図、第３図は本発
明の実施例を示す情報処理方式の動作ブロツク
図、第４図は本発明におけるブロツク転送命令の
フロー・チヤートである。 １，１Ａ〜１Ｄ，１０：主メモリ、２Ａ〜２
Ｄ，２０：中央処理装置（CPU）、４Ａ〜４Ｄ：
チヤネル、５：アダプタ、３０Ａ〜３０Ｎ：周辺
処理装置（PPU）、３０１：バツフア・メモリ
（BM）、３０２：プロセツサ・ユニツト（PU）、
３０３：バツフア・メモリ・コントローラ
（BMC）、１０１：メモリ・アドレス・バス、１
０２：メモリ・アンサ・バス、２０１：外部アド
レス・バス、２０２：外部アンサ・バス。
Claims (1)
- １ 中央処理装置と主メモリを備えた情報処理シ
ステムにおいて、上記中央処理装置と周辺処理装
置をプログラム・モードで動作するバスで接続
し、該バスを介して上記中央処理装置から周辺処
理装置番号およびバツフア・メモリの読み取り、
書き込みの制御コードを出力し、指定された転送
語数分のデータ転送を連続して実行した後、転送
終了コードを出力して、主メモリと周辺処理装置
内のバツフア・メモリ間のデータ転送を行うこと
を特徴とする情報処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310881A JPS57127378A (en) | 1981-01-31 | 1981-01-31 | Information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310881A JPS57127378A (en) | 1981-01-31 | 1981-01-31 | Information processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57127378A JPS57127378A (en) | 1982-08-07 |
| JPS6322676B2 true JPS6322676B2 (ja) | 1988-05-12 |
Family
ID=11823948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310881A Granted JPS57127378A (en) | 1981-01-31 | 1981-01-31 | Information processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57127378A (ja) |
-
1981
- 1981-01-31 JP JP1310881A patent/JPS57127378A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57127378A (en) | 1982-08-07 |
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