JPH0258649B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は汎用のマイクロプロセツサなどの演
算処理装置に係り、特にスタツク、レジスタを多
用する高級言語向きのレジスタ式演算処理装置に
関する。

［発明の技術的背景とその問題点］ 従来、演算処理装置（以下CPUと称する）に
おいてサブルーチンコールなどが生じた場合に
は、パラメータの受け渡し、レジスタ内データの
一時保存のため、外部メモリ上にスタツク領域を
設け、そのスタツクに対するPUSHおよびPOP
命令によりデータをメモリとの間で交換してい
る。

このPUSH命令は、CPU内にあるスタツクポ
インタ（SP）で示されるメモリ番地にデータを
格納し、その後、SPを１データ分メモリ番地の
小さい番地を指し示すように変更する命令であ
る。また、POP命令は、逆に１データ分メモリ
番地を増加し、その番地のデータを取込む命令で
ある。従つて、PUSH、POP命令だけでメモリ
を読み書きした場合、操作されるのはスタツクの
最上位にあるデータだけであるため、サブルーチ
ンコール時に待避したデータは支障なく保存され
る。

ところで、CPUには多数のレジスタが内蔵さ
れ、また高級言語が多用されるに従い、レジスタ
とメモリとの間のデータ交換が増加し、また受け
渡されるパラメータの数も増加し、メモリアクセ
ス回数が増大している。さらに、スタツク上の複
数のパラメータを任意の順序で読み書きする必要
があることから、（SP）＋オフセツトをメモリア
ドレスとするため、アドレス計算にも多大な時間
が必要である。

さらにCPU本体の動作速度が速くなつている
現状に対し、大容量メモリのデータアクセス時間
が十分短くないため、CPUが待機する必要があ
り、実質的に処理速度が向上しないなどの問題も
生じてきている。

これらメモリアクセスで生じる問題点を解決す
るため、従来では次のような種々の方式が実現さ
れている。

まずその一つの方式として、米国インテル社製
の「i80186」系のCPUがある。このCPUでは、
PUSH ALL，POP ALL命令により１命令です
べてのレジスタ内データをスタツクに出入れして
いる。この方式では、命令フエツチ、解読の手順
は１回で済むが、データ移動が終了するまでは次
の命令に進めないため、結局のところデータ待
避、回復の総合時間はそれほど減少しない。

他の方式として、米国TI社製のCPU
「TMS9900」における方式がある。このCPUは
全レジスタをワークスペースポインタ（WSP）
で示された外部メモリ上に設定している。すなわ
ち、この方式ではサブルーチンコールなどでレジ
スタをスタツクに待避するのではなく、WSPを
変更するだけで待避したのと同様な効果を得るよ
うにしている。しかしながら、メモリ上のレジス
タはアクセス時間が遅く、パラメータの受け渡し
に対する解決策となつていない。

さらに他の方式として米国バークレイ大学の
「RISC」がある。この方式は、上記のような問題
の大部分を解決するため、CPU内部に非常に多
くのレジスタ群を設け、このレジスタ群を使用す
ることによりレジスタへの待避、パラメータの受
け渡し時に外部メモリをアクセスしないでも良い
方法をとつている。具体的には、一つのサブルー
チンがアクセスできるレジスタはごく一部のレジ
スタに限られ、そのレジスタ集合は機能的に、パ
ラメータ受け用、汎用、パラメータ渡し用の三種
類に分類されている。そして、サブルーチンコー
ルが生じた場合には、呼び出し側のパラメータ渡
し用レジスタは、呼び出された側ではパラメータ
受け用レジスタとしてアクセスされる。また、呼
び出された側では呼び出し側のパラメータ受け用
および汎用レジスタに対するアクセスが不可能に
なる。

この「RISC」による方式において、サブルー
チンコール時にはパラメータのデータ移動は全く
行われず、さらにデータの待避という動作も必要
ではなく、非常に速いサブルーチンコールが実現
されている。しかしながら、幾重にもサブルーチ
ンコールが生じた場合、CPU内のレジスタ群に
も限りがあることから、ある時点で、レジスタの
内容の一部を外部メモリにソフトウエアでもつて
移動させる必要がある。また、このオーバーヘツ
ドを少なくするためには極端に多くのレジスタ
（例えば138本）を必要とし、マイクロプロセツサ
の大部分をレジスタが占有するという問題が生じ
る。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものであり、その目的はサブルーチンコール時
におけるレジスタ内容の待避を、演算処理装置の
プログラム処理によらずに行なうことにより、高
速にサブルーチンコールが行なえるとともに、命
令実行と独立にかつ並行してレジスタ群をメモリ
装置に読み書きできることによつてプログラムの
オーバーヘツドをなくし、かつレジスタ数の増加
を押さえたレジスタ式演算処理装置を提供するこ
とにある。

［発明の概要］ 上記目的を達成するためこの発明にあつては、
サブルーチンコールおよびリターンを含むプログ
ラムを実行するプログラム実行処理手段によりア
クセスされ、それぞれ複数のレジスタで構成され
た複数のレジスタブロツクを設け、上記複数のレ
ジスタブロツクと外部メモリ装置との間でのデー
タ転送をメモリインターフエイス手段で行なわ
せ、上記レジスタブロツク内のデータを格納すべ
き上記メモリ装置のメモリアドレスをアドレス指
示手段で保持し、予め上記複数のレジスタブロツ
クに対する使用モードをレジスタ制御手段で設定
し、かつレジスタ制御手段で上記実行処理手段に
おけるサブルーチンコールまたはリターン実行時
に上記各レジスタブロツクに対する使用モードを
変更させて上記プログラム実行処理手段でアクセ
スされるレジスタブロツクを交換するとともに、
アクセス不能となつたレジスタブロツク内のデー
タの上記メモリ装置へのデータ待避およびアクセ
ス可能となつたレジスタブロツクに対するデータ
復旧を、レジスタ制御手段の制御の下に上記アド
レス指示手段のアドレスに基づき上記メモリイン
ターフエイス手段で行なわせるようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係るレジスタ式演算処理装
置の構成を示すブロツク図である。図中１０はマ
イクロプロセツサ本体であり、このマイクロプロ
セツサ本体１０内部には、汎用CPU（プログラム
実行処理手段）１１、３個のレジスタブロツク１
２，１３，１４、メモリインターフエイス（メモ
リインターフエイス手段）１５、３個のデコーダ
１６，１７，１８、上記３個のレジスタブロツク
１２，１３，１４およびデコーダ１６，１７，１
８を制御するレジスタ制御部（レジスタ制御手
段）１９、レジスタポインタ（アドレス指示手
段）２０、上記CPU１１と３個のレジスタブロ
ツク１２，１３，１４およびレジスタポインタ２
０とを接続する内部データバス２１、上記３個の
レジスタブロツク１２，１３，１４メモリインタ
ーフエイス１５とを接続する補助データバス２
２、CPU１１とデコーダ１６，１７，１８それ
ぞれとを接続する第１のレジスタ選択信号バス２
３、メモリインターフエイス１５とデコーダ１
６，１７，１８それぞれとを接続する第２のレジ
スタ選択信号バス２４、CPU１１とレジスタ制
御部１９とを接続する制御バス２５および第１の
制御応答バス２６、レジスタ制御部１９とメモリ
インターフエイス１５とを接続する第２の制御応
答バス２７、レジスタ制御部１９と３個のデコー
ダ１６，１７，１８それぞれおよび３個のレジス
タブロツク１２，１３，１４それぞれとを接続す
るデコーダ選択信号線２８、３個のデコーダ１
６，１７，１８それぞれと３個のレジスタブロツ
ク１２，１３，１４それぞれとを接続するデコー
ド信号線２９、メモリインターフエイス１５とレ
ジスタポインタ２０とを接続するデータバス３０
が設けられている。そしてこのマイクロプロセツ
サ本体１０内のメモリインターフエイス１５は、
アドレス・データバス３１を介して外部メモリ
（メモリ装置）３２に接続されている。

上記汎用CPU１１は、プログラムの実行およ
びこのプログラム実行に基づいて各種制御を行な
うものであり必要に応じて３個のレジスタブロツ
ク１３，１４，１５をデータ記憶手段として用い
る。また３個のレジスタブロツク１３，１４，１
５はそれぞれ複数ビツトのレジスタから構成され
ている。

メモリインターフエイス１５は上記レジスタ制
御部１９の制御の下に、外部メモリ３２と上記３
個のレジスタブロツク１２，１３，１４との間で
データの転送を行なう。

レジスタポインタ２０は、レジスタブロツク１
２，１３，１４内のデータの待避、復旧をする際
の外部メモリ３２のメモリ領域を指示する値、す
なわちメモリアドレスを保持するものであり、そ
のアドレスデータはCPU１１もしくはメモリイ
ンターフエイス１５により読み書きされる。

上記制御バス２５は、CPU１１が現レジスタ
ブロツクをアクセスしていることを示すNS信号
線２５ａ、旧レジスタブロツクをアクセスしてい
ることを示すOS信号線２５ｂ、サブルーチンコ
ールが生じたことを示すCALL信号線２５ｃ、サ
ブルーチンリターンが生じたことを示すRET信
号線２５ｄ、CALL信号線２５ｃおよびRET信
号線２５ｄ上の信号を取入れるためのサンブリン
グパルスが伝達されるPULSE信号線２５ｅ、レ
ジスタ制御部１９を初期化するためのリセツト信
号が伝達されるRESET信号線２５ｆから構成さ
れている。

第１の制御応答バス２６は、CPU１１に対し
て、その動作を停止させるための停止信号
WAITを伝達する。

第２の制御応答バス２７は、レジスタブロツク
１２，１３，１４内のデータを外部メモリ３２に
待避する要求を示すブロツク待避信号を伝達する
BCALL信号線２７ａ、外部メモリ３２に待避さ
れたデータをレジスタブロツク１２，１３，１４
に復旧させる要求を示すブロツク復旧信号を伝達
するBRET信号線２７ｂ、メモリインターフエ
イス１５の動作の終了を示すEND信号を伝達す
るEND信号線２７ｃから構成されている。

デコーダ選択信号線２８は、デコーダ入力を第
１のレジスタ選択信号バス３５上の信号とし、か
つCPU１１の入出力データをレジスタブロツク
の入出力データとするためのPU信号を伝達する
信号線２８ａ、同じくデコーダ入力を第２のレジ
スタ選択信号バス２４上の信号とし、かつメモリ
インターフエイス１５を介して伝達されるデータ
をレジスタブロツクの入出力データとするための
MIU信号を伝達する信号線２８ｂから構成され
ている。

第２図は上記レジスタ制御部１９の具体的な構
成を示す回路図である。

このレジスタ制御部１９は、前記３個の各レジ
スタブロツク１２，１３，１４の状態管理を行な
う状態管理回路４１，４２，４３、前記CPU１
１とメモリインターフエイスとの間の仲裁を行な
う仲裁回路４４、および２個のノアゲート回路４
５，４６から構成されている。

上記状態管理回路４１，４２，４３には前記制
御バス２５、第２の制御応答バス２７がそれぞれ
接続され、このうちのRESET信号線２５ｆの信
号がＡ，Ｂ，Ｃの３つのリセツト入力端子のいず
れか一つに選択的に供給され、状態管理回路４１
のＢ，Ｃのリセツト入力端子、状態管理回路４２
のＡ，Ｃのリセツト入力端子および状態管理回路
４３のＡ，Ｂのリセツト入力端子にはそれぞれ常
時“１”レベルが供給されている。これら各状態
管理回路４１，４２，４３は、制御バス２５およ
び第２の制御応答バス２７の信号に応じてPU信
号、MIU信号およびFAIL信号のレベル設定を行
なう。上記各状態管理回路４１，４２，４３でレ
ベル設定されるMIU信号は上記ノアゲート回路
４５に並列に供給され、FAIL信号は上記ノアゲ
ート回路４６に並列に供給される。上記両ノアゲ
ート回路４５，４６の出力信号は上記仲裁回路４
４に供給される。またこの仲裁回路４４にも前記
制御バス２５、第２の制御応答バス２７がそれぞ
れ接続されており、これらの入力に応じて前記第
１の制御応答バス２６、第２の制御応答バス２７
に信号を出力する。

状態管理回路４１，４２，４３は、レジスタブ
ロツク１２，１３，１４のうち対応するものが後
述する２つのモード状態Ｄ，Ｅに設定されている
ときにサブルーチンコールが生じた際にFAIL信
号を出力する。

第３図は上記第２図中の状態管理回路４１，４
２，４３の詳細な構成を示す回路図である。これ
ら各状態管理回路４１，４２，４３はすべて等価
な構成にされている。

この状態管理回路では、対応するレジスタブロ
ツクの状態として、CPU１１が使用可能な状態
にされている第１のモード（以下、このモードを
Ａモードと称する）、親プログラムからサブルー
チンプログラムがコールされ、このサブルーチン
プログラムをCPU１１が実行しているときに、
親プログラムではＡモードでアクセスしていたレ
ジスタブロツクであるとしてCPU１１が識別し
て使用可能な状態にされている第２のモード（以
下、このモードをＢモードと称する）、CPU１１
が使用不可能な状態にされている第３のモード
（以下、このモードをＣモードと称する）、外部メ
モリ３２に待避されたデータが復旧される状態に
ある第４のモード（以下、このモードをＤモード
と称する）、内部データが外部メモリ３２に待避
される状態にある第５のモード（以下、このモー
ドをＥモードと称する）からなる五つのモード状
態を記憶する３個のJK型フリツプフロツプ５１，
５２，５３が設けられている。そして上記フリツ
プフロツプ５１の反転セツト信号入力端子には前
記リセツト入力端子Ａの信号が、フリツプフロツ
プ５２の反転セツト信号入力端子には前記リセツ
ト入力端子Ｂの信号が、フリツプフロツプ５３の
反転セツト信号入力端子には常時“１”レベルの
信号がそれぞれ供給される。フリツプフロツプ５
１の反転リセツト信号入力端子には前記リセツト
入力端子Ｂ，Ｃの信号が入力反転型ノアゲート回
路５４を介して、フリツプフロツプ５２の反転リ
セツト信号入力端子には前記リセツト入力端子
Ａ，Ｃの信号が入力反転型ノアゲート回路５５を
介して、フリツプフロツプ５３の反転リセツト信
号入力端子には前記リセツト入力端子Ａ，Ｂ，Ｃ
の信号およびインバータ５６によつて反転される
前記信号線２７ｃ上の信号ENDが入力反転型ノ
アゲート回路５７を介してそれぞれ供給される。

上記フリツプフロツプ５１のＱ出力信号は信号
Ｎ、出力信号は信号にされ、このうち信号Ｎ
が前記信号線２５ａのNS信号とともにアンドゲ
ート回路５８に供給される。

上記フリツプフロツプ５２のＱ出力信号は信号
Ｏ、出力信号は信号にされ、このうち、信号
Ｏが前記MIU信号を伝達する信号線２８ｂの反
転信号および信号線２５ｂのOS信号ととも
にアンドゲート回路５９に供給され、さらに信号
Ｏは信号線２５ｂのOS信号および信号線２８ｂ
の信号MIUとともにアンドゲート回路６０に供
給される。上記両アンドゲート回路５８，５９の
出力信号はオアゲート回路６１に供給され、前記
信号線２８ａ上を伝達されるPU信号はこのオア
ゲート回路６１の出力信号として得られる。ま
た、前記FAIL信号は上記アンドゲート回路６０
の出力信号として得られる。

さらに上記フリツプフロツプ５３のＱ出力信号
は前記信号MIU、出力信号はその反転信号
MIUにされ、信号MIUが前記信号線２８ｂ上を
伝達される。

上記JK型フリツプフロツプ５１のＪ入力端子
にはオアゲート回路６２の出力信号が供給されて
いる。さらにこのオアゲート回路６２には２個の
アンドゲート回路６３，６４の出力信号が並列に
供給されている。このうち、一方のアンドゲート
回路６３には、上記信号，および前記信号線
２５ｃのCALL信号が並列に供給され、他方のア
ンドゲート回路６４には、上記信号，Ｏおよび
前記信号線２５ｄのRET信号が並列に供給され
る。なお、この状態管理回路において、上記
CALL信号およびRET信号はオアゲート回路６
５に並列に供給されている。またフリツプフロツ
プ５１のＫ入力端子にはアンドゲート回路６６の
出力信号が供給されている。そしてこのアンドゲ
ート回路６６には上記信号Ｎおよび上記オアゲー
ト回路６５の出力信号が供給されている。

上記JK型フリツプフロツプ５２のＪ入力端子
にはオアゲート回路６７の出力信号が供給されて
いる。さらにこのオアゲート回路６７には２個の
アンドゲート回路６８，６９の出力信号が並列に
供給されている。このうち、一方のアンドゲート
回路６８には、上記信号Ｎおよび前記信号線２５
ｃのCALL信号が並列に供給され、他方のアンド
ゲート回路６９には、上記信号，および前記
信号線２５ｄのRET信号が並列に供給される。
またフリツプフロツプ５２のＫ入力端子にはアン
ドゲート回路７０の出力信号が供給されている。
そしてこのアンドゲート回路７０には上記信号Ｏ
および上記オアゲート回路６５の出力信号が供給
されている。

上記JK型フリツプフロツプ５３のＪ入力端子
にはオアゲート回路７１の出力信号が供給されて
いる。さらにこのオアゲート回路７１には２個の
アンドゲート回路７２，７３の出力信号が並列に
供給されている。このうち、一方のアンドゲート
回路７２には、上記信号，および前記信号線
２５ｄのRET信号が並列に供給され、他方のア
ンドゲート回路７３には、上記信号Ｏおよび前記
信号線２５ｃのCALL信号が並列に供給される。
またフリツプフロツプ５２のＫ入力端子にはアー
ス電位が供給され、常時“０”レベルに設定され
ている。

さらに上記各JK型フリツプフロツプ５１，５
２，５２のクロツク入力端子にはアンドゲート回
路７４の出力信号が並列に供給されている。この
アンドゲート回路７４には、前記オアゲート回路
４５の出力信号がインバータ７５を介して供給さ
れるとともに、前記信号線２５ｅ上を伝達される
PULSE信号が供給される。

この状態管理回路において、フリツプフロツプ
５１のＱ出力信号Ｎは現ブロツクの状態を、フリ
ツプフロツプ５２のＱ出力信号Ｏは旧ブロツクの
状態を、フリツプフロツプ５３のＱ出力信号
MIUはメモリインターフエイス１５によるデー
タのアクセス状態をそれぞれ示し、前記Ａモード
ないしＥモードはこの３つの状態信号のレベルの
組み合せによつて設定されている。なお、これら
のモード状態については後にさらに詳述する。

第４図は、前記第２図中の仲裁回路４４の詳細
な構成を示す回路図である。この仲裁回路４４
は、前記第２の制御応答バス２７に出力すべきブ
ロツク待避信号BCALLおよびブロツク復旧信号
BRETと第１の制御応答バス２６に出力すべき
WAIT信号それぞれのレベル設定を行なうため
の３個のJK型フリツプフロツプ８１，８２，８
３を備えている。

上記フリツプフロツプ８１のＪ入力端子にはア
ンドゲート回路８４の出力信号が供給されてい
る。さらにこのアンドゲート回路８４には、前記
オアゲート回路４５の出力信号およびもう一つの
オアゲート回路８５の出力信号が並列に供給され
ている。上記オアゲート回路８５には、前記信号
線２５ｃのCALL信号および前記信号線２５ｄの
RET信号が並列に供給されている。またこのフ
リツプフロツプ８１のＫ入力端子はアース電位が
供給され、常時“Ｏ”レベルに設定されている。

上記フリツプフロツプ８２の入力端子には前記
信号線２５ｃのCALL信号が供給され、Ｋ入力端
子はアース電位が供給され、常時“Ｏ”レベルに
設定されている。

上記フリツプフロツプ８３のＪ入力端子には前
記信号線２５ｄのRET信号が供給され、Ｋ入力
端子はアース電位が供給され、常時“Ｏ”レベル
に設定されている。

また上記フリツプフロツプ８１のクロツク入力
端子には前記信号線２５ｅ上を伝達される
PULSE信号が供給され、フリツプフロツプ８２，
８３のクロツク入力端子にはアンドゲート回路８
６の出力信号が供給される。このアンドゲート回
路８６には前記オアゲート回路４５の出力信号が
インバータ８７を介して、前記信号線２５ｅ上を
伝達されるPULSE信号が並列に供給される。上
記フリツプフロツプ８１，８２，８３の反転リセ
ツト信号入力端子には、インバータ８８を介し
て、前記信号線２７ｃ上のEND信号が供給され
る。

上記フリツプフロツプ８１のＱ出力信号は前記
オアゲート回路４６の出力信号とともにオアゲー
ト回路８９に供給され、前記WAIT信号はこの
オアゲート回路８９の出力信号として得られる。
さらに前記ブロツク待避信号BCALLは上記フリ
ツプフロツプ８２のＱ出力信号として得られ、前
記ブロツク復旧信号BRETは上記フリツプフロ
ツプ８３のＱ出力信号として得られる。

第５図は前記レジスタブロツク１２，１３，１
４のうちの一つの詳細な構成を示す回路図であ
る。これら各レジスタブロツク１２，１３，１４
はすべて等価な構成にされている。

レジスタブロツクにはそれぞれ例えば８ビツ
ト、16ビツトもしくは32ビツト分の単位レジスタ
からなる複数のレジスタ群９１が設けられてお
り、これらレジスタ群９１は前記デコード信号線
２９上の信号に基づいて選択される。そして選択
されたレジスタ群９１からの読み出しデータもし
くはレジスタ群９１に対する書き込みデータは、
前記信号線２８ａ上のPU信号をゲート入力とす
るスイツチ用のＮチヤネルMOSトランジスタ群
９２を介して前記内部データバス２１との間で入
出力制御されるか又は、前記信号線２８ｂ上の
MIU信号をゲート入力とするスイツチ用のＮチ
ヤネルMOSトランジスタ群９３を介して前記補
助データバス２２との間で入出力制御される。

第６図は前記デコーダ１６，１７，１８のうち
の一つの詳細な構成を示す回路図である。これら
各デコーダ１６，１７，１８はすべて等価な構成
にされている。

このデコーダはｍ入力−ｎ出力（ｎは２のｍ乗
の値）の２進デコード回路９４と、前記信号線２
８ａ上のPU信号によつてゲート制御され、前記
第１のレジスタ選択信号バス２３上の信号を上記
２進デコード回路９４の入力信号として導くスイ
ツチ用のＮチヤネルMOSトランジスタ群９５と、
前記信号線２８ｂ上のMIU信号によつてゲート
制御され、前記第２のレジスタ選択信号バス２４
上の信号を上記２進デコード回路９４の入力信号
として導くスイツチ用のＮチヤネルMOSトラン
ジスタ群９６などから構成されている。

この装置では、CPU１１がプログラムの実行
によりアクセスできるレジスタブロツクは前記Ａ
モードおよびＢモードに設定されている現ブロツ
クと旧ブロツクの二つである。このうち現ブロツ
クとはCPU１１がプログラムを実行する上で汎
用に用いるレジスタであり、プログラム実行時に
コールするプログラムとの間のパラメータの受け
渡しにも使用される。旧ブロツクとはプログラム
をコールした元のプログラムから渡されたパラメ
ータおよびコールされたプログラムからの返値を
書き込むレジスタおよびコールしたプログラムの
レジスタを保持しているレジスタブロツクであ
る。すなわち、コールする側の現レジスタブロツ
クは、コールされた側の旧ブロツクであり、コー
ル時にパラメータ、レジスタの待避、復旧は
CPU１１におけるプログラム処理によつては行
われない。

また、前記各状態管理回路４１，４２，４３で
設定される各信号Ｎ，Ｏ，MIUの状態を（Ｎ，
Ｏ，MIU）と表わし、０はそのレベルが“０”
レベルであることを示し、１はそのレベルが
“１”レベルであることを示す。そしてこの各信
号のレベルの組み合せによつて、前記５種類のモ
ード状態が設定される。

そして前記Ａモードは上記信号（Ｎ，Ｏ，
MIU）の状態が（１，０，０）、Ｂモードは
（０，１，０）、Ｃモードは（０，０，０）、Ｄモ
ードは（０，１，１）、Ｅモードは（０，０，１）
であるとする。これらのモード状態は、CPU１
１がプログラムを実行中にサブルーチンコール、
リターンが生じたときおよび前記外部メモリ３２
と各レジスタブロツク１２，１３，１４との間の
データ転送が終了して、前記メモリインターフエ
イス１５からEND信号が出力されるとき毎に、
第７図の状態遷移図に示すように順次遷移される
ようになつている。なお、第７図における矢印は
添えられた信号が入力されるときの状態遷移方向
を表わしている。

次に上記のような構成でなる演算処理装置の動
作を、上記第７図の状態遷移図および第８図のレ
ジスタブロツク１２，１３，１４の各状態遷移と
レジスタポインタ２０のポインタ位置を示す説明
図を用いて説明する。

先ず、t0のときCPU１１からリセツト信号線
２５ｆを介し、レジスタ制御部１９に対して
RESET信号が出力される。このRESET信号は
状態管理回路４１に対してはリセツト入力端子Ａ
に供給され、状態管理回路４２に対してはリセツ
ト入力端子Ｂに、状態管理回路４３に対してはリ
セツト入力端子Ｃにそれぞれ供給される。

ここでいま、状態管理回路４１に着目する。こ
の状態管理回路４１ではリセツト入力端子Ａにの
み“０”レベルの信号が供給され、Ｂ，Ｃは
“１”レベルである。従つて、第３図中のフリツ
プフロツプ５１の反転セツト入力端子に“０”レ
ベルの信号が供給されるので、このフリツプフロ
ツプ５１はセツトされ、信号Ｎが“１”レベル
に、が“０”レベルにされる。このとき、他の
フリツプフロツプ５２および５３の反転リセツト
入力端子には、入力反転型ノアゲート回路５５，
５７を介して“０”レベルの信号がそれぞれ供給
されるので、両フリツプフロツプ５２，５３はリ
セツトされ、信号Ｏが“０”レベルに、が
“１”レベルに、信号MIUが“０”レベルに、
MIUが“１”レベルにそれぞれ設定される。す
なわち、リセツト時、この状態管理回路４１では
前記信号（Ｎ，Ｏ，MIU）は（１，０，０）に
される。この状態はＡモードに対応している。

他の状態管理回路４２ではリセツト入力端子Ｂ
にのみ“０”レベルの信号が供給され、Ａ，Ｃは
“１”レベルである。従つて、第３図中のフリツ
プフロツプ５２の反転セツト入力端子に“０”レ
ベルの信号が供給されるので、このフリツプフロ
ツプ５２はセツトされ、信号Ｏが“１”レベル
に、が“０”レベルに設定される。このとき、
他のフリツプフロツプ５１および５３の反転リセ
ツト入力端子には、入力反転型ノアゲート回路５
４，５７を介して“０”レベルの信号がそれぞれ
供給されるので、両フリツプフロツプ５１，５３
はリセツトされ、信号Ｎが“０”レベルに、が
“１”レベルに、信号MIUが“０”レベルに、
MIUが“１”レベルにそれぞれ設定される。す
なわち、リセツト時、状態管理回路４２では前記
信号（Ｎ，Ｏ，MIU）はＢモードの状態に対応
した（０，１，０）にされる。

残りの状態管理回路４３ではリセツト入力端子
Ｃにのみ“０”レベルの信号が供給され、Ｂ，Ｃ
は“１”レベルである。フリツプフロツプ５１，
５２および５３の反転リセツト入力端子には、入
力反転型ノアゲート回路５４，５５，５７を介し
て“０”レベルの信号がそれぞれ供給されるの
で、各フリツプフロツプ５１，５２，５３はリセ
ツトされ、信号Ｎが“０”レベルに、が“１”
レベルに、信号Ｏが“０”レベルに、が“１”
レベルに、信号MIUが“１”レベルに、が
“０”レベルにそれぞれ設定される。すなわち、
リセツト時、状態管理回路４３では前記信号
（Ｎ，Ｏ，MIU）はＣモードの状態に対応した
（０，０，０）にされる。

従つて、この状態では第８図に示すように、レ
ジスタブロツク１２が現ブロツク（モードＡ）に
され、レジスタブロツク１３が旧ブロツク（モー
ドＢ）にされ、レジスタブロツク１３はCPU１
１ではアクセス不可能なブロツク（モードＣ）に
されている。またこのとき、レジスタポインタ２
０の指示はCPU１１によりレジスタスタツクの
底部BOにされている。

この状態でCPU１１がレジスタをアクセスす
る時は、レジスタ番号を第１のレジスタ選択信号
バス２３に出力し、かつ現ブロツクすなわちレジ
スタブロツク１２のアクセスを行なう場合には
NS信号線２５ａに、旧ブロツクすなわちレジス
タブロツク１３のアクセスを行なう場合にはOS
信号線２５ｂにそれぞれの信号を出力する。この
信号に基づき、レジスタ制御部１９内の各状態管
理回路４１，４２，４３はPU信号、MIU信号の
レベル設定を行なう。

このとき、例えば現ブロツク（レジスタブロツ
ク１２）をアクセスするため、NS信号線２５ａ
に“１”レベルの信号が出力されたとすると、第
３図中のアンドゲート回路５８の出力が“１”レ
ベルにされ、これによりPU信号が“１”レベル
にされる。そしてこのPU信号がレジスタブロツ
ク１２およびデコーダ１６に供給される。すると
第５図のレジスタブロツク１２内のトランジスタ
群９２がオン状態にされ、レジスタ群９１と内部
データバス２１との間でデータの授受が可能とな
る。また上記PU信号がデコーダ１６に供給され
ると、第６図のデコーダ内のトランジスタ群９５
がオン状態にされ、２進デコード回路９４には第
１のレジスタ選択信号バス２３上の信号が供給さ
れる。従つて、この後、CPU１１からのアドレ
スに基づくデコーダ１６出力がレジスタブロツク
１２に供給されて、このレジスタブロツク１２内
のデータがアクセスされる。

次にt1の時刻において、CPU１１のプログラ
ム処理実行の際にサブルーチンコールが生じたと
する。このサブルーチンコールが生じたとき、
CPU１１は信号線２５ｃに“１”レベルの
CALL信号を出力する。このCALL信号は第３図
の状態管理回路に供給されている。

このとき、一つの状態管理回路４１においてオ
アゲート回路６２の出力信号はCALL信号にかか
わらず“０”レベルにされ、“１”レベルの信号
Ｎが入力されているアンドゲート回路６６の出力
信号は、オアゲート回路６５を介してCALL信号
が入力することにより、“１”レベルに設定され
る。従つて、フリツプフロツプ５１の状態は、Ｑ
出力信号Ｎが“０”レベルに反転し、出力信号
Ｎが“１”レベルに反転する。されに予め“１”
レベルにされている信号Ｎが入力しているアンド
ゲート回路６８の出力信号は、CALL信号が入力
することにより、“１”レベルに設定される。こ
のときアンドゲート回路７０には“０”レベルに
されている信号Ｏが入力しているので、このアン
ドゲート回路７０の出力信号は“０”レベルにさ
れる。従つて、フリツプフロツプ５２の状態は、
Ｑ出力信号Ｏが“１”レベルに反転し、出力信
号が“０”レベルに反転する。またもう一つの
フリツプフロツプ５３のJK入力状態は共に“０”
レベルであるので、このフリツプフロツプ５３の
出力状態は変化しない。すなわち、MIU信号は
“０”レベル、信号は“１”レベルのままで
ある。

すなわち、サブルーチンコールが生じたとき、
状態管理回路４１では前記信号（Ｎ，Ｏ，MIU）
はＢモードの状態に対応した（０，１，０）にさ
れる。これと同様にCALL信号が状態管理回路４
２，４３に入力することにより、状態管理回路４
２では前記信号（Ｎ，Ｏ，MIU）はＥモードの
状態に対応した（０，０，１）にされ、状態管理
回路４３ではＡモードの状態に対応した（１，
０，０）にされる。

従つて、この状態では第８図に示すように、レ
ジスタブロツク１２が旧ブロツクにされ、レジス
タブロツク１４が現ブロツクにされ、レジスタブ
ロツク１３はデータ待避可能な状態にされる。

一方、CALL信号が第４図の仲裁回路に入力す
ると、フリツプフロツプ８２の出力信号すなわち
ブロツク待避信号BCALLが“１”レベルに設定
され、メモリインターフエイス１５に対してブロ
ツク待避要求が発生する。メモリインターフエイ
ス１５がアクセスするレジスタブロツクはMIU
信号が“１”レベルのものに限られ、この後、メ
モリインターフエイス１５はレジスタポインタ２
０で示された外部メモリ３２のメモリ領域にレジ
スタブロツク１３の内容を順次待避する。

すなわち、このときMIU信号が“１”レベル
にされているので、第５図のレジスタブロツク１
３内のトランジスタ群９３がオン状態にされ、レ
ジスタ群９１と補助データバス２２との間でデー
タの授受が可能となる。またMIU信号がデコー
ダ１７に供給されると、第６図のデコーダ内のト
ランジスタ群９６がオン状態にされ、２進デコー
ド回路９４には第２のレジスタ選択信号バス２４
上の信号が供給される。従つて、この後、レジス
タポインタ２０からのアドレスに基づくデコーダ
１６の出力がレジスタブロツク１３に供給され
て、このレジスタブロツク１３内のデータが読み
出され、バス３１を介して外部メモリ３２に順次
書き込まれ、データの待避が行われる。

時刻t2に上記レジスタブロツク１３からのデー
タ待避が完了すると、メモリインターフエイス１
５からEND信号が出力される。このEND信号が
第３図で示される状態管理回路４３に入力する
と、入力反転型ノアゲート回路５７の出力信号が
“０”レベルにされ、その後、フリツプフロツプ
５３がリセツトされ、MIU信号が“０”レベル
に設定される。従つてデータ待避完了後、状態管
理回路４２では前記信号（Ｎ，Ｏ，MIU）はＣ
モードの状態に対応した（０，０，０）に遷移す
る。

ところで、上記レジスタブロツク１３からのデ
ータ待避はCPU１１の動作とは独立し、しかも
並行して行われる。従つて、時刻t1からt2の間で
CPU１１は任意の時点でレジスタブロツク１２，
１４のアクセスが可能である。

次にt3の時刻において、CPU１１のプログラ
ム処理実行の際にサブルーチンコールからのリタ
ーンが生じたとする。このサブルーチンリターン
が生じたとき、CPU１１は信号線２５ｄに“１”
レベルのRET信号を出力する。このRET信号は
第３図の状態管理回路および第４図の仲裁回路に
供給されている。

このとき、一つの状態管理回路４１において、
オアゲート６２の出力信号はRET信号が入力す
ると“１”レベルにされ、“０”レベルの信号Ｎ
が入力されているアンドゲート回路６６の出力信
号は“０”レベルのままにされる。従つて、フリ
ツプフロツプ５１の状態は、Ｑ出力信号Ｎが
“１”レベルに反転し、出力信号が“０”レ
ベルに反転する。さらにオアゲート回路６７の出
力信号は“０”レベルのままにされ、かつ予め
“１”レベルにされている信号Ｏが入力している
アンドゲート回路７０の出力信号は、RET信号
が入力することにより、“１”レベルに設定され
る。従つて、フリツプフロツプ５２の状態は、Ｑ
出力信号Ｏが“０”レベルに反転し、出力信号
Ｏが“１”レベルに反転する。またもう一つのフ
リツプフロツプ５３のJK入力状態は、RET信号
が入力しても共に“０”レベルであるので、この
フリツプフロツプ５３の出力状態は変化しない。
すなわち、MIU信号は“０”レベル、信号
は“１”レベルのままである。

すなわち、サブルーチンリターンが生じたと
き、状態管理回路４１では前記信号Ｎ，Ｏ，
MIU）はＡモードの状態に対応した（１，０，
０）に遷移する。これと同様にRET信号が状態
管理回路４２，４３に入力することにより、状態
管理回路４２では前記信号（Ｎ，Ｏ，MIU）は
Ｄモードの状態に対応した（０，１，１）にさ
れ、状態管理回路４３ではＣモードの状態に対応
した（０，０，０）にされる。

従つて、この状態では第８図に示すように、レ
ジスタブロツク１２が現ブロツクにされ、レジス
タブロツク１４はCPU１１ではアクセス不可能
なブロツクにされ、レジスタブロツク１３はデー
タ復旧された状態にされる。

一方、RET信号が第４図の仲裁回路に入力す
ると、フリツプフロツプ８３の出力信号すなわち
ブロツク復旧信号BRETが“１”レベルに設定
され、メモリインターフエイス１５に対してブロ
ツク復旧要求が発生する。メモリインターフエイ
ス１５がアクセスするレジスタブロツクはMIU
信号が“１”レベルのものに限られ、この後、メ
モリインターフエイス１５はレジスタポインタ２
０で示された外部メモリ３２のメモリ領域に予め
格納されているデータを読み出し、レジスタブロ
ツク１３にその内容を順次書込み、データ復旧を
行なう。

すなわち、このときMIU信号が“１”レベル
にされているので、第５図のレジスタブロツク１
３内のトランジスタ群９３がオン状態にされ、レ
ジスタ群９１と補助データバス２２との間でデー
タの授受が可能となる。またMIU信号がデコー
ダ１７に供給されると、第６図のデコーダ内のト
ランジスタ群９６がオン状態にされ、２進デコー
ド回路９４には第２のレジスタ選択信号バス２４
上の信号が供給される。従つて、この後、レジス
タポインタ２０からのアドレスに基づくデコーダ
１６の出力がレジスタブロツク１３に供給され、
データ待避の場合と同様にレジスタブロツク１３
内にバス３１を介して外部メモリ３２からの読み
出しデータが順次転送されてデータの復旧が行わ
れる。

このとき、CPU１１は現ブロツクであるレジ
スタブロツク１２をアクセスすることは可能であ
る。ところが、旧ブロツクになるべきレジスタブ
ロツク１３はＤモードにあつてデータ復旧中であ
り、正常なデータが保証されない。このため、
CPU１１が旧ブロツクをアクセスしたときに限
り、復旧中の旧ブロツクに対するアクセス状態を
示すFAIL信号が第３図中のアンドゲート回路６
０で発生され、さらにこの信号が第２図中のオア
ゲート回路４６を介して第４図中のオアゲート回
路８９に入力されることにより、その出力となる
WAIT信号がCPU１１に供給され、CPU１１の
動作が一時的に停止される。

時刻t4においてレジスタブロツク１３における
データ復旧が完了すると、メモリインターフエイ
ス１５から再びEND信号が出力される。この
END信号が第３図で示される状態管理回路４２
に入力すると、入力反転型ノアゲート回路５７の
出力信号が“０”レベルにされ、その後、フリツ
プフロツプ５３がリセツトされ、MIU信号が
“０”レベルに設定される。従つて、データ待避
完了後、状態管理回路４２では前記信号（Ｎ，
Ｏ，MIU）はＢモードの状態に対応した（０，
１，０）に遷移する。この時点で一時的にその動
作が停止していたCPU１１が動作を再開する。

なお、サブルーチンコールおよびリターンによ
るレジスタブロツク内のデータの待避、復旧動作
が完了する前に次のコールおよびリターンが生じ
た場合には、フリツプフロツプ８１により
WAIT信号のレベル設定が行われ、上記と同様
にCPU１１の動作が一時的に停止される。

このようにしてレジスタブロツク内のデータの
待避、復旧がCPU１１の制御によらず行われる。

上記実施例における演算処理装置では、汎用の
レジスタまたはパラメータ受渡し用のレジスタと
して使用できるレジスタブロツクが３個あり、サ
ブルーチンコールをしたプログラムに対し現ブロ
ツクとしてアクセスされるレジスタブロツクは、
コールされたプログラムでは旧ブロツクとしてア
クセスされるので、サブルーチンコールに際して
レジスタデータの待避、復旧、パラメータの受け
渡しのためにデータを移動する必要がない。従つ
て、プログラムの実行速度が向上する。またこれ
らデータ移動を行なうプログラムを記述する必要
がないので、CPU１１におけるプログラムサイ
ズもコンパクトになる。さらに多重のサブルーチ
ンコール、リターンにより生じるレジスタブロツ
クの外部メモリ３２への待避、復旧は、CPU１
１とは独立し、かつ並行して行なえるので、レジ
スタブロツクの数が有限で済み（実質的には３個
でよい）、外部メモリ３２とレジスタブロツク１
２，１３，１４間のデータ転送に要するオーバー
ヘツドはプログラムにとつて無視される。

さらにレジスタデータを復旧している旧ブロツ
クをCPU１１がアクセスした場合、レジスタ制
御部１９からなるハードウエアによりその状況が
検出され、復旧されるまでプログラムの実行が停
止されているので、プログラムでレジスタブロツ
クのデータ待避、復旧を管理する必要がない。

またCPU１１との間で受け渡しされるデータ
は常にマイクロプロセツサ本体１０内部のレジス
タブロツク内にあるため、任意の順序でデータア
クセスを高速にアクセスでき、スタツク上にパラ
メータを置く従来のCPUで問題となつているア
ドレス計算やメモリフエツチのオーバーヘツドが
存在しない。

このように上記実施例による演算処理装置で
は、サブルーチンコール、リターンが多く、受け
渡しパラメータが多いプログラムを効率的に実行
させることができる。

このような利点、すなわちサブルーチンコール
したプログラムの現ブロツクが常にマイクロプロ
セツサ本体１０内に存在することから、CPU１
１内のプログラムカウンタやプロセツサ状態語
（PSW）をサブルーチンコール時に現ブロツク内
に保存することによつて、コール、リターン時の
CPU状態の変更も高速に行われる。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば、上記実施例ではレジスタブロツ
クを３個設ける場合について説明したが、これは
その数を増加させることによつて、アクセス不可
能な状態（Ｅモード）にありながらメモリ転送を
行なわず、待避状態におくことにより、メモリ転
送の頻度を減少させることも可能である。

［発明の効果］ 以上説明したようにこの発明によれば、サブル
ーチンコール時におけるレジスタ内容の待避を、
演算処理装置のプログラム処理によらずに行なう
ようにしたので、高速にサブルーチンコールが行
なえるとともに、命令実行と独立にかつ並行して
レジスタ群をメモリ装置に読み書きでき、これに
よりプログラムのオーハーヘツドをなくし、かつ
レジスタ数の増加を押さえることができるレジス
タ式演算処理装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図は第１図中のレジスタ制御部の具
体的構成を示す回路図、第３図は第２図のレジス
タ制御部内の状態管理回路の詳細な構成を示す回
路図、第４図は同じく第２図のレジスタ制御部内
の仲裁回路の詳細な構成を示す回路図、第５図は
第１図中のレジスタブロツクの詳細な構成を示す
回路図、第６図は第１図中のデコーダの詳細な構
成を示す回路図、第７図はこの発明を説明するた
めの状態遷移図、第８図はレジスタブロツクの各
状態遷移とレジスタポインタのポインタ位置を示
す説明図である。 １０…マイクロプロセツサ本体、１１…CPU
（プログラム実行処理手段）、１２，１３，１４…
レジスタブロツク、１５…メモリインターフエイ
ス（メモリインターフエイス手段）、１６，１７，
１８…デコーダ、１９…レジスタ制御部（レジス
タ制御手段）、２０…レジスタポインタ（アドレ
ス指示手段）、２１…内部データバス、２２…補
助データバス、２３…第１のレジスタ選択信号バ
ス、２４…第２のレジスタ選択信号バス、２５…
制御バス、２６…第１の制御応答バス、２７…第
２の制御応答バス、２８…デコーダ選択信号線、
２９…デコード信号線、３０…データバス、３１
…アドレス・データバス、３２…外部メモリ（メ
モリ装置）、４１，４２，４３…状態管理回路、
４４…仲裁回路、５１，５２，５３，８１，８
２，８３…JK型フリツプフロツプ、９１…レジ
スタ群、９４…２進デコード回路。

Claims (1)

1. 【特許請求の範囲】 １ サブルーチンコールおよびリターンを含むプ
   ログラムを実行するプログラム実行処理手段と、 上記プログラム実行処理手段によりアクセスさ
   れ、それぞれ複数のレジスタで構成された複数の
   レジスタブロツクと、 上記複数のレジスタブロツクとの間でデータの
   交換が行われるメモリ装置と、 上記複数のレジスタブロツクと上記メモリ装置
   との間でデータの転送を行なうメモリインターフ
   エイス手段と、 上記レジスタブロツク内のデータを格納すべき
   上記メモリ装置のメモリアドレスを保持し、上記
   プログラム実行処理手段によりそのアドレスの設
   定および読み出しが可能なアドレス指示手段と、 上記プログラム実行処理手段がサブルーチンプ
   ログラムをコールした時は、このサブルーチンプ
   ログラムをコールした親プログラムがいままでア
   クセスしていた上記レジスタブロツクを旧レジス
   タブロツクとしてコールされたサブルーチンプロ
   グラムがアクセス可能状態とし、かついままでア
   クセス不能状態であつたアクセス不能レジスタブ
   ロツクをコールされたサブルーチンプログラムが
   現レジスタブロツクとしてアクセス可能状態と
   し、親プログラム実行時に旧レジスタブロツクで
   あつたレジスタブロツクをアクセス不能レジスタ
   ブロツクとし、 サブルーチンリターン時には、旧レジスタブロ
   ツクを現レジスタブロツク、アクセス不能レジス
   タブロツクを旧レジスタブロツク、現レジスタブ
   ロツクをアクセス不能レジスタブロツクとするよ
   うに各レジスタブロツクの使用モードを設定する
   と共に、 アクセス不能レジスタブロツク内のデータの上
   記メモリ装置へのデータ退避およびメモリ装置か
   らのデータ復旧を上記アドレス指示手段のアドレ
   スに基づき上記メモリインターフエイス手段で行
   わせるレジスタ制御手段と を具備したことを特徴とするレジスタ式演算処理
   装置。 ２ 前記レジスタブロツクが少なくとも３個設け
   られている特許請求の範囲第１項に記載のレジス
   タ式演算処理装置。 ３ 前記レジスタ制御手段は前記レジスタブロツ
   クの使用モードとして、 プログラム実行処理手段が通常に使用する状態
   にされている第１のモード、 プログラム実行処理手段がサブルーチンプログ
   ラムをコールし、このサブルーチンプログラムを
   コールした親プログラムがいままでアクセスして
   いたレジスタブロツクをこのサブルーチンプログ
   ラムが使用可能な状態にされている第２のモー
   ド、 プログラム実行処理手段が使用不能な状態にさ
   れている第３のモード、 内部データが前記メモリ装置に退避されている
   状態にある第４のモード、 および前記メモリ装置に退避されたデータが回
   復される状態にある第５のモードのうちのいずれ
   かを設定するように構成されている特許請求の範
   囲第１項に記載のレジスタ式演算処理装置。 ４ 前記レジスタ制御手段は前記第１ないし第５
   のモードを３個のフロツプフロツプで記憶するよ
   うにした特許請求の範囲第３項に記載のレジスタ
   式演算処理装置。 ５ 前記プログラム実行処理手段は、プログラム
   カウンタおよびプロセツサ状態語を記憶する記憶
   領域を有し、前記サブルーチンコールおよびリタ
   ーン実行時にこれらの内容を前記レジスタブロツ
   クに退避するように構成されている特許請求の範
   囲第１項に記載のレジスタ式演算処理装置。