JP2003150395A - プロセッサとそのプログラム転送方法 - Google Patents
プロセッサとそのプログラム転送方法Info
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- 230000015654 memory Effects 0.000 claims abstract description 92
- 238000012546 transfer Methods 0.000 claims abstract description 71
- 238000012545 processing Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
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Abstract
(57)【要約】 （修正有）
【課題】 各プロセッサコアに対しプログラムのデータ
を効率よく転送することにより、各プロセッサコアにお
いて必要とするインストラクションメモリのメモリ容量
を削減し、かつプログラムのデータを淀み無く転送する
ことのできるプロセッサとそのプログラム転送方法を提
供する。 【解決手段】 それぞれがインストラクションメモリ１
−１〜１−４を有する複数のプロセッサコア４−１〜４
−４と、該複数のインストラクションメモリ１−１〜１
−４と外部メモリ１２間においてデータ転送を行なうＤ
ＭＡコントローラ７とを備えたプロセッサにおいて、共
有する外部メモリ１２から各プロセッサコア４−１〜４
−４のそれぞれのインストラクションメモリ１−１〜１
−４に対し、プログラムのデータを分割して所定の時間
間隔で順次転送する制御手段を備えることを特徴とす
る。
を効率よく転送することにより、各プロセッサコアにお
いて必要とするインストラクションメモリのメモリ容量
を削減し、かつプログラムのデータを淀み無く転送する
ことのできるプロセッサとそのプログラム転送方法を提
供する。 【解決手段】 それぞれがインストラクションメモリ１
−１〜１−４を有する複数のプロセッサコア４−１〜４
−４と、該複数のインストラクションメモリ１−１〜１
−４と外部メモリ１２間においてデータ転送を行なうＤ
ＭＡコントローラ７とを備えたプロセッサにおいて、共
有する外部メモリ１２から各プロセッサコア４−１〜４
−４のそれぞれのインストラクションメモリ１−１〜１
−４に対し、プログラムのデータを分割して所定の時間
間隔で順次転送する制御手段を備えることを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサにおけ
るプログラム転送に関し、特に外部メモリから複数のプ
ロセッサコアのインストラクションメモリへプログラム
を転送するプロセッサとそのプログラム転送方法に関す
る。
るプログラム転送に関し、特に外部メモリから複数のプ
ロセッサコアのインストラクションメモリへプログラム
を転送するプロセッサとそのプログラム転送方法に関す
る。
【０００２】
【従来の技術】従来より、複数のＣＰＵを有するマルチ
プロセッサシステムにおいては、システム立ち上げ時
に、各ＣＰＵが共有する外部記憶装置から各ＣＰＵのロ
ーカルメモリにプログラムを転送する（初期プログラム
ロード）方式が実施されている。
プロセッサシステムにおいては、システム立ち上げ時
に、各ＣＰＵが共有する外部記憶装置から各ＣＰＵのロ
ーカルメモリにプログラムを転送する（初期プログラム
ロード）方式が実施されている。
【０００３】しかしこの方式では、各ＣＰＵに順次プロ
グラムの転送を行なうため、全てのＣＰＵがプログラム
の転送を完了し運用状態になるまでの間、それ以前にプ
ログラムの転送を完了した運用状態であるＣＰＵが、高
負荷のまま待機することになる。即ち、早くプログラム
の転送が終了したＣＰＵが、長時間に渡って高負荷にな
るという問題点があった。
グラムの転送を行なうため、全てのＣＰＵがプログラム
の転送を完了し運用状態になるまでの間、それ以前にプ
ログラムの転送を完了した運用状態であるＣＰＵが、高
負荷のまま待機することになる。即ち、早くプログラム
の転送が終了したＣＰＵが、長時間に渡って高負荷にな
るという問題点があった。
【０００４】この問題点に対する従来技術には、特定の
ＣＰＵが高負荷になることを防止できるプログラム転送
方式として、例えば、特開平０６−３４８６７１号公報
に開示された従来技術がある。
ＣＰＵが高負荷になることを防止できるプログラム転送
方式として、例えば、特開平０６−３４８６７１号公報
に開示された従来技術がある。
【０００５】この特開平０６−３４８６７１号公報に開
示された従来技術では、図５に示されるように、それぞ
れがローカルメモリ５２−１、５２−２、５２−３を有
する複数のＣＰＵ５１−１、５１−２、５１−３と、該
各ＣＰＵ５１−１、５１−２、５１−３と共有バス５４
を介して接続された外部記憶装置５５とを備えたマルチ
プロセッサシステムのシステム立ち上げ時に、前記外部
記憶装置５５から前記各ＣＰＵ５１−１、５１−２、５
１−３のローカルメモリ５２−１、５２−２、５２−３
にプログラムを転送するプログラム転送方式において、
前記外部記憶装置５５に、プログラムが格納されるＲＡ
Ｍ６０と、前記各ＣＰＵ５１−１、５１−２、５１−３
に対して設けられ、ローカルメモリアドレス、ＲＡＭア
ドレス及び転送量がセットされる複数の制御レジスタ５
７−１、５７−２、５７−３と、一定量のプログラムの
転送が行なわれる毎に対応する制御レジスタ５７−１、
５７−２、５７−３にセットされている転送量が零でな
いＣＰＵ５１−１、５１−２、５１−３に対するプログ
ラムの転送が均等に行なわれるようにプログラムの転送
先となるＣＰＵ５１−１、５１−２、５１−３を決定す
る調停回路５８と、前記共通バス５４の使用権を獲得す
ることにより前記調停回路５８で決定されたＣＰＵ５１
−１、５１−２、５１−３と対応するレジスタ５３−
１、５３−２、５３−３に設定されているローカルメモ
リアドレス及びＲＡＭアドレスに基づいて前記ＲＡＭ６
０から前記調停回路５８で決定されたＣＰＵ５１−１、
５１−２、５１−３内のローカルメモリ５２−１、５２
−２、５２−３へ前記一定量のプログラムを転送すると
共に前記制御レジスタ５７−１、５７−２、５７−３の
内容を更新する転送回路５９とを設け、前期各ＣＰＵ５
１−１、５１−２、５１−３は、システム立ち上げ時
に、前記共通バス５４の使用権を獲得することにより、
自ＣＰＵ５１−１、５１−２、５１−３に対する前記制
御レジスタ５７−１、５７−２、５７−３にローカルメ
モリアドレス、ＲＡＭアドレス及び転送量をセットする
ように構成したものである。
示された従来技術では、図５に示されるように、それぞ
れがローカルメモリ５２−１、５２−２、５２−３を有
する複数のＣＰＵ５１−１、５１−２、５１−３と、該
各ＣＰＵ５１−１、５１−２、５１−３と共有バス５４
を介して接続された外部記憶装置５５とを備えたマルチ
プロセッサシステムのシステム立ち上げ時に、前記外部
記憶装置５５から前記各ＣＰＵ５１−１、５１−２、５
１−３のローカルメモリ５２−１、５２−２、５２−３
にプログラムを転送するプログラム転送方式において、
前記外部記憶装置５５に、プログラムが格納されるＲＡ
Ｍ６０と、前記各ＣＰＵ５１−１、５１−２、５１−３
に対して設けられ、ローカルメモリアドレス、ＲＡＭア
ドレス及び転送量がセットされる複数の制御レジスタ５
７−１、５７−２、５７−３と、一定量のプログラムの
転送が行なわれる毎に対応する制御レジスタ５７−１、
５７−２、５７−３にセットされている転送量が零でな
いＣＰＵ５１−１、５１−２、５１−３に対するプログ
ラムの転送が均等に行なわれるようにプログラムの転送
先となるＣＰＵ５１−１、５１−２、５１−３を決定す
る調停回路５８と、前記共通バス５４の使用権を獲得す
ることにより前記調停回路５８で決定されたＣＰＵ５１
−１、５１−２、５１−３と対応するレジスタ５３−
１、５３−２、５３−３に設定されているローカルメモ
リアドレス及びＲＡＭアドレスに基づいて前記ＲＡＭ６
０から前記調停回路５８で決定されたＣＰＵ５１−１、
５１−２、５１−３内のローカルメモリ５２−１、５２
−２、５２−３へ前記一定量のプログラムを転送すると
共に前記制御レジスタ５７−１、５７−２、５７−３の
内容を更新する転送回路５９とを設け、前期各ＣＰＵ５
１−１、５１−２、５１−３は、システム立ち上げ時
に、前記共通バス５４の使用権を獲得することにより、
自ＣＰＵ５１−１、５１−２、５１−３に対する前記制
御レジスタ５７−１、５７−２、５７−３にローカルメ
モリアドレス、ＲＡＭアドレス及び転送量をセットする
ように構成したものである。
【０００６】しかしこの方式では、共用する外部記憶装
置５５から複数のＣＰＵ５１−１、５１−２、５１−３
への転送においてＣＰＵ５１−１、５１−２、５１−３
のローカルメモリ５２−１、５２−２、５２−３の容量
が大きいことを想定しており、一定量のプログラム毎に
転送されたプログラムが最終的にローカルメモリ５２−
１、５２−２、５２−３内に全て格納されることが必要
である。
置５５から複数のＣＰＵ５１−１、５１−２、５１−３
への転送においてＣＰＵ５１−１、５１−２、５１−３
のローカルメモリ５２−１、５２−２、５２−３の容量
が大きいことを想定しており、一定量のプログラム毎に
転送されたプログラムが最終的にローカルメモリ５２−
１、５２−２、５２−３内に全て格納されることが必要
である。
【０００７】
【発明が解決しようとする課題】上述したように従来の
技術では、以下に述べるような問題点があった。
技術では、以下に述べるような問題点があった。
【０００８】第１に、従来の技術では、全てのＣＰＵが
プログラムの転送を完了し運用状態になるまでの間、そ
れ以前にプログラムの転送を完了した運用状態であるＣ
ＰＵが、高負荷のまま長時間に渡って待機することにな
るという問題点があった。
プログラムの転送を完了し運用状態になるまでの間、そ
れ以前にプログラムの転送を完了した運用状態であるＣ
ＰＵが、高負荷のまま長時間に渡って待機することにな
るという問題点があった。
【０００９】第２に、特開平０６−３４８６７１号公報
に開示された従来技術では、外部のメモリからインスト
ラクションメモリ及びデータメモリを有する複数のプロ
セッサコアへプログラムを転送する場合、各プロセッサ
コアへ並列処理することで、特定のプロセッサコアに負
荷が集中しないようにしているが、これはプロセッサ内
のメモリ容量が大きい場合のみが有効であり、プログラ
ムが全て該メモリ内に格納されることが必要である。し
かし、プロセッサ内のメモリ容量が小さい場合は、該メ
モリ内にプログラムが収まらなくなるため、その転送や
処理に淀みが生じるという問題点があった。
に開示された従来技術では、外部のメモリからインスト
ラクションメモリ及びデータメモリを有する複数のプロ
セッサコアへプログラムを転送する場合、各プロセッサ
コアへ並列処理することで、特定のプロセッサコアに負
荷が集中しないようにしているが、これはプロセッサ内
のメモリ容量が大きい場合のみが有効であり、プログラ
ムが全て該メモリ内に格納されることが必要である。し
かし、プロセッサ内のメモリ容量が小さい場合は、該メ
モリ内にプログラムが収まらなくなるため、その転送や
処理に淀みが生じるという問題点があった。
【００１０】本発明の目的は、上記従来技術の欠点を解
決し、プログラムの転送先である各プロセッサコアのメ
モリ容量が小さい場合においても、各プロセッサコアに
対しプログラムのデータを淀み無く転送することのでき
るプロセッサとそのプログラム転送方法を提供すること
にある。
決し、プログラムの転送先である各プロセッサコアのメ
モリ容量が小さい場合においても、各プロセッサコアに
対しプログラムのデータを淀み無く転送することのでき
るプロセッサとそのプログラム転送方法を提供すること
にある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
本発明のプロセッサは、複数のプロセッサコアを備える
プロセッサにおいて、プログラムを分割し、前記分割し
たプログラムの各データを１個ずつ各前記プロセッサコ
アに対し所定の時間間隔で順次転送する制御手段を備え
ることを特徴とする。
本発明のプロセッサは、複数のプロセッサコアを備える
プロセッサにおいて、プログラムを分割し、前記分割し
たプログラムの各データを１個ずつ各前記プロセッサコ
アに対し所定の時間間隔で順次転送する制御手段を備え
ることを特徴とする。
【００１２】請求項２の本発明のプロセッサは、各前記
プロセッサコアへのデータ転送を制御するＤＭＡコント
ローラを備え、前記ＤＭＡコントローラは、各前記プロ
セッサコアが備える前記プログラムを受け付けるための
インストラクションメモリに対し、前記制御手段の制御
に従い、前記分割したプログラムの各データを転送する
ことを特徴とする。
プロセッサコアへのデータ転送を制御するＤＭＡコント
ローラを備え、前記ＤＭＡコントローラは、各前記プロ
セッサコアが備える前記プログラムを受け付けるための
インストラクションメモリに対し、前記制御手段の制御
に従い、前記分割したプログラムの各データを転送する
ことを特徴とする。
【００１３】請求項３の本発明のプロセッサは、時分割
多重装置と接続するＴＤＭインタフェースと、外部メモ
リと接続するためのメモリインタフェースと、上位のＣ
ＰＵと接続するためのバスインタフェースを備えること
を特徴とする。
多重装置と接続するＴＤＭインタフェースと、外部メモ
リと接続するためのメモリインタフェースと、上位のＣ
ＰＵと接続するためのバスインタフェースを備えること
を特徴とする。
【００１４】請求項４の本発明のプロセッサは、前記外
部メモリから、前記プログラムの転送を受け付ける手段
を備えることを特徴とする。
部メモリから、前記プログラムの転送を受け付ける手段
を備えることを特徴とする。
【００１５】請求項５の本発明のプロセッサは、ＤＳＰ
とすることを特徴とする。
とすることを特徴とする。
【００１６】請求項６の本発明のプロセッサは、前記プ
ログラムを、音声処理プログラムとすることを特徴とす
る。
ログラムを、音声処理プログラムとすることを特徴とす
る。
【００１７】請求項７の本発明のプロセッサは、前記制
御手段は、前記分割したプログラムの各データの転送
を、等しい時間間隔で実行することを特徴とする。
御手段は、前記分割したプログラムの各データの転送
を、等しい時間間隔で実行することを特徴とする。
【００１８】請求項８の本発明のプログラム転送方法
は、複数のプロセッサコアを備えるプロセッサにおける
各前記プロセッサコアにプログラムを転送するプログラ
ム転送方法において、前記プログラムを分割するステッ
プと、前記分割したプログラムの各データを１個ずつ各
前記プロセッサコアに対し所定の時間間隔で順次転送す
る制御ステップを備えることを特徴とする。
は、複数のプロセッサコアを備えるプロセッサにおける
各前記プロセッサコアにプログラムを転送するプログラ
ム転送方法において、前記プログラムを分割するステッ
プと、前記分割したプログラムの各データを１個ずつ各
前記プロセッサコアに対し所定の時間間隔で順次転送す
る制御ステップを備えることを特徴とする。
【００１９】請求項９の本発明のプログラム転送方法
は、外部メモリから、前記プログラムの転送を受け付け
るステップを備えることを特徴とする。
は、外部メモリから、前記プログラムの転送を受け付け
るステップを備えることを特徴とする。
【００２０】請求項１０の本発明のプログラム転送方法
は、前記プログラムを、音声処理プログラムとすること
を特徴とする。
は、前記プログラムを、音声処理プログラムとすること
を特徴とする。
【００２１】請求項１１の本発明のプログラム転送方法
は、前記制御ステップにおいて、前記分割したプログラ
ムの各データの転送を、等しい時間間隔で実行すること
を特徴とする。
は、前記制御ステップにおいて、前記分割したプログラ
ムの各データの転送を、等しい時間間隔で実行すること
を特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２３】図１は、本実施の形態の第１の実施の形態
のプロセッサであるＤＳＰ（Digital Signal Processo
r）３の構成を示すブロック図である。
のプロセッサであるＤＳＰ（Digital Signal Processo
r）３の構成を示すブロック図である。
【００２４】ＤＳＰ ３は、デジタル信号処理専用のマ
イクロプロセッサであり、プロセッサコア４−１〜４−
４、インストラクションメモリ１−１〜１−５、データ
メモリ２−１〜２−５、制御用コア８、ＤＭＡＣ（Dire
ct Memory Access Contoroller：ＤＭＡコントローラ）
７、内部バスインタフェース５、ＴＤＭ（Time Divisio
n Multiplexer、時分割多重装置）インタフェース１
０、レジスタ６、メモリインタフェース９、バスインタ
フェース１１を備える。また、ＤＳＰ ３には、外付け
により外部メモリ１２とＣＰＵ１３に接続している。
イクロプロセッサであり、プロセッサコア４−１〜４−
４、インストラクションメモリ１−１〜１−５、データ
メモリ２−１〜２−５、制御用コア８、ＤＭＡＣ（Dire
ct Memory Access Contoroller：ＤＭＡコントローラ）
７、内部バスインタフェース５、ＴＤＭ（Time Divisio
n Multiplexer、時分割多重装置）インタフェース１
０、レジスタ６、メモリインタフェース９、バスインタ
フェース１１を備える。また、ＤＳＰ ３には、外付け
により外部メモリ１２とＣＰＵ１３に接続している。
【００２５】ＤＭＡＣ ７は、ＴＤＭインタフェース１
０、メモリインタフェース９、レジスタ６、制御用コア
８、バスインタフェース１１、インストラクションメモ
リ１−１〜１−４に接続されている。
０、メモリインタフェース９、レジスタ６、制御用コア
８、バスインタフェース１１、インストラクションメモ
リ１−１〜１−４に接続されている。
【００２６】内部バスインタフェース５は、各プロセッ
サコア４−１〜４−４、レジスタ６、ＤＭＡＣ ７に接
続されている。
サコア４−１〜４−４、レジスタ６、ＤＭＡＣ ７に接
続されている。
【００２７】メモリインタフェース９は、ＤＭＡＣ ７
と、ＤＳＰ ３の外部にある外部メモリ１２とに接続さ
れている。
と、ＤＳＰ ３の外部にある外部メモリ１２とに接続さ
れている。
【００２８】制御用コア８は、ＤＭＡＣ ７、レジスタ
６、インストラクションメモリ１−５、データメモリ２
−５に接続されている。
６、インストラクションメモリ１−５、データメモリ２
−５に接続されている。
【００２９】また、バスインタフェース１１は、ＤＭＡ
Ｃ ７と、ＤＳＰ ３の外部にあるＣＰＵ１３とに接続
されている。
Ｃ ７と、ＤＳＰ ３の外部にあるＣＰＵ１３とに接続
されている。
【００３０】各プロセッサコア４−１〜４−４は、音声
処理（符号化／復号化等）例えば、ＧＳＭ−ＡＭＲ、
Ｇ．７２９Ａの音声処理を実現するコアであり、それぞ
れがインストラクションメモリ１−１〜１−４及びデー
タメモリ２−１〜２−４を備える。各インストラクショ
ンメモリ１−１〜１−４は、ＤＭＡＣ ７からそれぞれ
のプロセッサコア４−１〜４−４に送信されるプログラ
ムを受け付ける。
処理（符号化／復号化等）例えば、ＧＳＭ−ＡＭＲ、
Ｇ．７２９Ａの音声処理を実現するコアであり、それぞ
れがインストラクションメモリ１−１〜１−４及びデー
タメモリ２−１〜２−４を備える。各インストラクショ
ンメモリ１−１〜１−４は、ＤＭＡＣ ７からそれぞれ
のプロセッサコア４−１〜４−４に送信されるプログラ
ムを受け付ける。
【００３１】内部バスインタフェース５は、レジスタ、
メモリインタフェース９とのインタフェースを行なう。
メモリインタフェース９とのインタフェースを行なう。
【００３２】レジスタ６は、制御用コア８、プロセッサ
コア４−１〜４−４、ＨＯＳＴ（上位ＣＰＵ１３）との
コマンドのやり取りを行なう。この手段としてコマンド
用のレジスタを設けて、書き込みが終わったらコマンド
を投げる相手に割り込み（ＩＮＴ）で知らせることで行
なう。
コア４−１〜４−４、ＨＯＳＴ（上位ＣＰＵ１３）との
コマンドのやり取りを行なう。この手段としてコマンド
用のレジスタを設けて、書き込みが終わったらコマンド
を投げる相手に割り込み（ＩＮＴ）で知らせることで行
なう。
【００３３】ＤＭＡＣ ７は、メモリインタフェース
９、バスインタフェ−ス１１、ＴＤＭインタフェース１
０、レジスタ６のコントロールを行なう。ＤＭＡＣ ７
は、各インストラクションメモリ１−１〜１−４と外部
メモリ１２間、ＴＤＭインタフェース１０と外部メモリ
１２間、ＣＰＵ１３と外部メモリ１２間においてデータ
転送を行なう。また、レジスタ６に設定されたＤＭＡ転
送情報を基にアドレスデータのやり取りを各部に行な
い、各部からのリクエストに対してデータがスムーズに
行なわれるよう調停機能を備える。
９、バスインタフェ−ス１１、ＴＤＭインタフェース１
０、レジスタ６のコントロールを行なう。ＤＭＡＣ ７
は、各インストラクションメモリ１−１〜１−４と外部
メモリ１２間、ＴＤＭインタフェース１０と外部メモリ
１２間、ＣＰＵ１３と外部メモリ１２間においてデータ
転送を行なう。また、レジスタ６に設定されたＤＭＡ転
送情報を基にアドレスデータのやり取りを各部に行な
い、各部からのリクエストに対してデータがスムーズに
行なわれるよう調停機能を備える。
【００３４】バスインタフェース１１は、ＨＯＳＴ（上
位ＣＰＵ１３）からのコマンドのやり取り及びサービス
プログラムの読み込み及びブート用のインタフェースを
行なう。
位ＣＰＵ１３）からのコマンドのやり取り及びサービス
プログラムの読み込み及びブート用のインタフェースを
行なう。
【００３５】ＴＤＭインタフェース１０は、図２に示す
ようにＴＤＭ Ｉ／Ｏ ２０、パラレルシリアル変換回
路２１、シリアルパラレル変換回路２２、バッファ２３
を備え、ＴＤＭとのインタフェースを行なう。ＴＤＭイ
ンタフェース１０は、例えば音声符号化データの送受信
等を行なう。
ようにＴＤＭ Ｉ／Ｏ ２０、パラレルシリアル変換回
路２１、シリアルパラレル変換回路２２、バッファ２３
を備え、ＴＤＭとのインタフェースを行なう。ＴＤＭイ
ンタフェース１０は、例えば音声符号化データの送受信
等を行なう。
【００３６】ＴＤＭインタフェース１０の受信動作は、
ＴＤＭ Ｉ／Ｏ ２０において外部のハードウェアから
受信したデータを、シリアルパラレル変換回路２２によ
りシリアル−パラレル変換し、バッファ２３に書き込ん
でいく。バッファ２３に書き込まれたデータはＤＭＡ転
送により外部メモリ１２の所定のエリアへ転送される。
ＴＤＭ Ｉ／Ｏ ２０において外部のハードウェアから
受信したデータを、シリアルパラレル変換回路２２によ
りシリアル−パラレル変換し、バッファ２３に書き込ん
でいく。バッファ２３に書き込まれたデータはＤＭＡ転
送により外部メモリ１２の所定のエリアへ転送される。
【００３７】ＴＤＭインタフェース１０の送信動作は、
外部メモリ１２からＤＭＡ転送によりバッファ２３へデ
ータを書き込んでいく。バッファ２３に書き込まれたデ
ータは、パラレルシリアル変換回路２１によりパラレル
ーシリアル変換して、ＴＤＭＩ／Ｏ ２０が外部のハー
ドウェアへデータ送信する。
外部メモリ１２からＤＭＡ転送によりバッファ２３へデ
ータを書き込んでいく。バッファ２３に書き込まれたデ
ータは、パラレルシリアル変換回路２１によりパラレル
ーシリアル変換して、ＴＤＭＩ／Ｏ ２０が外部のハー
ドウェアへデータ送信する。
【００３８】メモリインタフェース９は、プログラム格
納及び送受信データの一時格納するためのメモリとのイ
ンタフェースであり、メモリの制御を行なう。
納及び送受信データの一時格納するためのメモリとのイ
ンタフェースであり、メモリの制御を行なう。
【００３９】外部メモリ１２は、各プロセッサコア４−
１〜４−４で音声処理（符号化／復号化等）例えば、Ｇ
ＳＭ−ＡＭＲ、Ｇ．７２９Ａを行なう複数のプログラム
とデータを格納しており、各プロセッサコア４−１〜４
−４が共有して使用するものである。
１〜４−４で音声処理（符号化／復号化等）例えば、Ｇ
ＳＭ−ＡＭＲ、Ｇ．７２９Ａを行なう複数のプログラム
とデータを格納しており、各プロセッサコア４−１〜４
−４が共有して使用するものである。
【００４０】内部バスインタフェース５は、プロセッサ
コア４−１〜４−４、メモリインタフェース９、レジス
タ６とのインタフェースを行なう。内部バスインタフェ
ース５−メモリインタフェース９間の書き込みは、内部
バスインタフェース５内部でデータを一時格納してメモ
リインタフェース９へデータを送出する。読み込みはプ
ロセッサコア４−１〜４−４が連続してデータが受信で
きない場合を考慮して、内部バスインタフェース５内部
で全てのデータをレジスタに保持する。
コア４−１〜４−４、メモリインタフェース９、レジス
タ６とのインタフェースを行なう。内部バスインタフェ
ース５−メモリインタフェース９間の書き込みは、内部
バスインタフェース５内部でデータを一時格納してメモ
リインタフェース９へデータを送出する。読み込みはプ
ロセッサコア４−１〜４−４が連続してデータが受信で
きない場合を考慮して、内部バスインタフェース５内部
で全てのデータをレジスタに保持する。
【００４１】制御用コア８は、どのプロセッサコア４−
１〜４−４にどのタイミングでデータ転送を行なうかの
制御を行なう。制御用コア８は、インストラクションメ
モリ１−５及びデータメモリ２−５を備える。
１〜４−４にどのタイミングでデータ転送を行なうかの
制御を行なう。制御用コア８は、インストラクションメ
モリ１−５及びデータメモリ２−５を備える。
【００４２】制御用コア８は、ＨＯＳＴ（上位ＣＰＵ１
３）からのコマンドをレジスタ６経由で受け取る。受け
取ったコマンドを解釈して各プロセッサコア４−１〜４
−４にレジスタ６経由で処理要求のコマンドを発行す
る。また、処理完了、割り込み要求を常時レジスタ６経
由で受信する。即ち、各ブロックにおける空き、待ち情
報を管理しており、どのプロセッサコア４−１〜４−４
のどのチャンネルにどの符号化を割り当てるか判断し制
御を行なう。
３）からのコマンドをレジスタ６経由で受け取る。受け
取ったコマンドを解釈して各プロセッサコア４−１〜４
−４にレジスタ６経由で処理要求のコマンドを発行す
る。また、処理完了、割り込み要求を常時レジスタ６経
由で受信する。即ち、各ブロックにおける空き、待ち情
報を管理しており、どのプロセッサコア４−１〜４−４
のどのチャンネルにどの符号化を割り当てるか判断し制
御を行なう。
【００４３】以上の説明により分かるように、本実施の
形態のブロック構成において制御用コア８がいかにタイ
ミングよく制御するかが重要になる。図３、４は、書き
替えタイミングの一例である。
形態のブロック構成において制御用コア８がいかにタイ
ミングよく制御するかが重要になる。図３、４は、書き
替えタイミングの一例である。
【００４４】図３のタイミング図は、図１の実施例にお
ける外部メモリ１２と各プロセッサコア４−１〜４−４
のメモリ間の転送について図示している。また図４で
は、図３のタイミング図の第１回目の転送における各プ
ロセッサコア４−１〜４−４へのデータ転送をより詳細
に示している。なおここでは、ＴＤＭインタフェース１
０からの送受信データと外部メモリ１２間の転送、ＨＯ
ＳＴ（上位ＣＰＵ１３）と外部メモリ１２間のプログラ
ムのブートについては省略している。各プロセッサコア
４−１〜４−４に対し送信されるプログラムは、例えば
音声処理プログラムや画像処理プログラム等である。
ける外部メモリ１２と各プロセッサコア４−１〜４−４
のメモリ間の転送について図示している。また図４で
は、図３のタイミング図の第１回目の転送における各プ
ロセッサコア４−１〜４−４へのデータ転送をより詳細
に示している。なおここでは、ＴＤＭインタフェース１
０からの送受信データと外部メモリ１２間の転送、ＨＯ
ＳＴ（上位ＣＰＵ１３）と外部メモリ１２間のプログラ
ムのブートについては省略している。各プロセッサコア
４−１〜４−４に対し送信されるプログラムは、例えば
音声処理プログラムや画像処理プログラム等である。
【００４５】図３、４の実施例では、４個のプロセッサ
コア４−１〜４−４、各プロセッサコアにおいて４（ｃ
ｈ）の処理、プログラム分割数が１０回の場合即ち、１
ＤＳＰで１６（ｃｈ）の場合についてである。
コア４−１〜４−４、各プロセッサコアにおいて４（ｃ
ｈ）の処理、プログラム分割数が１０回の場合即ち、１
ＤＳＰで１６（ｃｈ）の場合についてである。
【００４６】１フレーム時間をＴ１（ｍｓ）とする。本
実施例では、１フレームの時間Ｔ１（ｍｓ）内に全４
（ｃｈ）を処理するため、各１（ｃｈ）当たりに処理す
べき時間Ｔ２（ｍｓ）は、Ｔ２＝Ｔ１／４（ｍｓ）であ
る。
実施例では、１フレームの時間Ｔ１（ｍｓ）内に全４
（ｃｈ）を処理するため、各１（ｃｈ）当たりに処理す
べき時間Ｔ２（ｍｓ）は、Ｔ２＝Ｔ１／４（ｍｓ）であ
る。
【００４７】本実施例では、各チャンネル毎に１０回転
送するため、１回の転送に割り当てられる時間Ｔ３（ｍ
ｓ）は、Ｔ３＝Ｔ２／１０（ｍｓ）となる。
送するため、１回の転送に割り当てられる時間Ｔ３（ｍ
ｓ）は、Ｔ３＝Ｔ２／１０（ｍｓ）となる。
【００４８】従って、４個のプロセッサコア４−１〜４
−４に対して淀み無くデータ転送するためには、以下に
示すように各プロセッサコア４−１〜４−４を制御すれ
ばよい。
−４に対して淀み無くデータ転送するためには、以下に
示すように各プロセッサコア４−１〜４−４を制御すれ
ばよい。
【００４９】ここで、各プロセッサコア４−１〜４−４
は、その番号順に順次転送を行なうこととし、１番目の
プロセッサコア４−１の転送後に、各プロセッサコア４
−２、４−３、４−４が転送を開始する時間をそれぞれ
Ｓ２、Ｓ３、Ｓ４（ｍｓ）とすると、２番目のプロセッ
サコア４−２は、１番目のプロセッサコア４−１からＳ
２＝Ｔ３／４（ｍｓ）後に転送を開始する。
は、その番号順に順次転送を行なうこととし、１番目の
プロセッサコア４−１の転送後に、各プロセッサコア４
−２、４−３、４−４が転送を開始する時間をそれぞれ
Ｓ２、Ｓ３、Ｓ４（ｍｓ）とすると、２番目のプロセッ
サコア４−２は、１番目のプロセッサコア４−１からＳ
２＝Ｔ３／４（ｍｓ）後に転送を開始する。
【００５０】３番目のプロセッサコア４−３は、１番目
のプロセッサコア４−１からＳ３＝Ｓ３×２（ｍｓ）後
に転送を開始する。
のプロセッサコア４−１からＳ３＝Ｓ３×２（ｍｓ）後
に転送を開始する。
【００５１】４番目のプロセッサコア４−４は、１番目
のプロセッサコア４−１からＳ４＝Ｓ３×３（ｍｓ）後
に転送を開始する。
のプロセッサコア４−１からＳ４＝Ｓ３×３（ｍｓ）後
に転送を開始する。
【００５２】これにより１回の転送に割り当てられる時
間Ｔ３（ｍｓ）内において４個のコアの１回目の転送が
完了する。また、２回以降の転送は、１回目と同様のタ
イミングであり説明を省略する。
間Ｔ３（ｍｓ）内において４個のコアの１回目の転送が
完了する。また、２回以降の転送は、１回目と同様のタ
イミングであり説明を省略する。
【００５３】この転送処理を１０回繰り返すことによ
り、各プロセッサコア４−１〜４−４に対する、最初の
チャンネルの転送が終了する。次のチャンネル以降の転
送は、最初のチャンネルと同様である。また、４（ｃ
ｈ）分の転送をすることにより、１フレームの転送が終
わる。
り、各プロセッサコア４−１〜４−４に対する、最初の
チャンネルの転送が終了する。次のチャンネル以降の転
送は、最初のチャンネルと同様である。また、４（ｃ
ｈ）分の転送をすることにより、１フレームの転送が終
わる。
【００５４】このように、データがシフト処理されてい
くためデータがぶつかることがなく淀み無く転送するこ
とができる。
くためデータがぶつかることがなく淀み無く転送するこ
とができる。
【００５５】なお、上述した実施例では、プロセッサコ
アが４個、チャンネル数が４個、プログラム分割数即ち
転送回数が１０回の場合（１ＤＳＰで１６ｃｈの場合）
であるが、それ以外の場合においても同様に実施するこ
とができる。
アが４個、チャンネル数が４個、プログラム分割数即ち
転送回数が１０回の場合（１ＤＳＰで１６ｃｈの場合）
であるが、それ以外の場合においても同様に実施するこ
とができる。
【００５６】ここで、本実施の形態の他の実施例の動作
を説明する。Ａ個のプロセッサコア、Ｂ個のチャンネル
（以下チャンネルをｃｈと示す）、プログラム分割を行
ないＣ回に分けて転送する場合について考える。
を説明する。Ａ個のプロセッサコア、Ｂ個のチャンネル
（以下チャンネルをｃｈと示す）、プログラム分割を行
ないＣ回に分けて転送する場合について考える。
【００５７】１フレーム時間をＴ１（ｍｓ）とする。１
フレームの時間Ｔ１（ｍｓ）内にＢ（ｃｈ）を処理する
場合、１ｃｈ当たりに処理すべき時間Ｔ２（ｍｓ）は、
Ｔ２＝Ｔ１／Ｂ（ｍｓ）となる。
フレームの時間Ｔ１（ｍｓ）内にＢ（ｃｈ）を処理する
場合、１ｃｈ当たりに処理すべき時間Ｔ２（ｍｓ）は、
Ｔ２＝Ｔ１／Ｂ（ｍｓ）となる。
【００５８】Ｃ回転送の場合は、１回転送に割り当てら
れる時間Ｔ３（ｍｓ）は、Ｔ３＝Ｔ２／Ｃ（ｍｓ）とな
る。
れる時間Ｔ３（ｍｓ）は、Ｔ３＝Ｔ２／Ｃ（ｍｓ）とな
る。
【００５９】従って、Ａ個のプロセッサコアを淀み無く
データ転送するためには、以下に示すようにプロセッサ
コアの制御が必要になる。
データ転送するためには、以下に示すようにプロセッサ
コアの制御が必要になる。
【００６０】ここで、１番目のプロセッサコアの転送後
に、２、３、…、Ａ番目の各プロセッサコアの転送を開
始する時間をそれぞれＳ２、Ｓ３、…、ＳＡ（ｍｓ）と
すると、２番目のプロセッサコアは、１番目のプロセッ
サコアからＳ２＝Ｔ３／Ａ（ｍｓ）後に転送を開始す
る。
に、２、３、…、Ａ番目の各プロセッサコアの転送を開
始する時間をそれぞれＳ２、Ｓ３、…、ＳＡ（ｍｓ）と
すると、２番目のプロセッサコアは、１番目のプロセッ
サコアからＳ２＝Ｔ３／Ａ（ｍｓ）後に転送を開始す
る。
【００６１】３番目のプロセッサコアは、１番目のプロ
セッサコアからＳ３＝Ｓ２×２（ｍｓ）後に転送を開始
する。
セッサコアからＳ３＝Ｓ２×２（ｍｓ）後に転送を開始
する。
【００６２】Ａ番目のプロセッサコアは、１番目のプロ
セッサコアからＳＡ＝Ｓ２×（Ａ−１）（ｍｓ）後に転
送を開始する。
セッサコアからＳＡ＝Ｓ２×（Ａ−１）（ｍｓ）後に転
送を開始する。
【００６３】これにより１回の転送に割り当てられる時
間Ｔ３（ｍｓ）内においてＡ個のコアの１回目の転送が
完了する。また、２回以降の転送は、１回目と同様のタ
イミングであり説明を省略する。
間Ｔ３（ｍｓ）内においてＡ個のコアの１回目の転送が
完了する。また、２回以降の転送は、１回目と同様のタ
イミングであり説明を省略する。
【００６４】この転送処理をＣ回繰り返すことにより、
各プロセッサコアに対する、最初のチャンネルの転送が
終了する。次のチャンネル以降の転送は、最初のチャン
ネルと同様である。また、Ｂ（ｃｈ）分を転送をするこ
とにより、１フレームの転送が終わる。
各プロセッサコアに対する、最初のチャンネルの転送が
終了する。次のチャンネル以降の転送は、最初のチャン
ネルと同様である。また、Ｂ（ｃｈ）分を転送をするこ
とにより、１フレームの転送が終わる。
【００６５】このように、データがシフト処理されてい
くためデータがぶつかることがなく、外部メモリからプ
ロセッサコアへの複数回のデータ転送を淀み無く実行す
ることができる。
くためデータがぶつかることがなく、外部メモリからプ
ロセッサコアへの複数回のデータ転送を淀み無く実行す
ることができる。
【００６６】以上説明したように、本実施の形態のプロ
セッサとそのプログラム転送方法によれば、制御用コア
８の制御により、プログラムを分割してそれぞれのプロ
セッサコアに対し１つずつ順次送信することにより、各
プロセッサコアにおいて図３に示されるようにプログラ
ムのデータを分割された量ずつ時間をおいて受信するこ
とができるため、各プロセッサコアがプログラムのデー
タを淀み無く受信し処理することができる。
セッサとそのプログラム転送方法によれば、制御用コア
８の制御により、プログラムを分割してそれぞれのプロ
セッサコアに対し１つずつ順次送信することにより、各
プロセッサコアにおいて図３に示されるようにプログラ
ムのデータを分割された量ずつ時間をおいて受信するこ
とができるため、各プロセッサコアがプログラムのデー
タを淀み無く受信し処理することができる。
【００６７】また、分割されたプログラムのデータを、
順次各プロセッサコアに対し送信する方式のため、各プ
ロセッサコアに対し効率よくプログラムを転送すること
ができる。このため本実施の形態のプログラム転送方法
によれば、従来のように、早くプログラムの転送が終了
したプロセッサコアが、全てのプロセッサコアへの転送
が終了するまで長時間に渡って待機する等の問題は発生
しない。
順次各プロセッサコアに対し送信する方式のため、各プ
ロセッサコアに対し効率よくプログラムを転送すること
ができる。このため本実施の形態のプログラム転送方法
によれば、従来のように、早くプログラムの転送が終了
したプロセッサコアが、全てのプロセッサコアへの転送
が終了するまで長時間に渡って待機する等の問題は発生
しない。
【００６８】また、上述のように各プロセッサコアのメ
モリ容量が小さい場合においても、プログラムを分割し
て１つずつ順次送信するため、淀み無く転送し受信させ
ることができる。
モリ容量が小さい場合においても、プログラムを分割し
て１つずつ順次送信するため、淀み無く転送し受信させ
ることができる。
【００６９】また、上記第１の実施の形態の各実施例に
おいては、各プロセッサに対して等しい時間間隔（Ｓ２
（ｍｓ））によりデータ転送を行なう方式を例に説明し
たが、必ずしも等しい時間間隔による転送に限定する必
要は無く、予め定められたその他の所定の時間間隔によ
り転送する場合にも同様の効果を実現することができ
る。
おいては、各プロセッサに対して等しい時間間隔（Ｓ２
（ｍｓ））によりデータ転送を行なう方式を例に説明し
たが、必ずしも等しい時間間隔による転送に限定する必
要は無く、予め定められたその他の所定の時間間隔によ
り転送する場合にも同様の効果を実現することができ
る。
【００７０】以上好ましい実施の形態及び実施例をあげ
て本発明を説明したが、本発明は必ずしも上記実施の形
態及び実施例に限定されるものではなく、その技術的思
想の範囲内において様々に変形して実施することができ
る。
て本発明を説明したが、本発明は必ずしも上記実施の形
態及び実施例に限定されるものではなく、その技術的思
想の範囲内において様々に変形して実施することができ
る。
【００７１】
【発明の効果】以上説明したように本発明のプロセッサ
とそのプログラム転送方法によれば、以下のような効果
が達成される。
とそのプログラム転送方法によれば、以下のような効果
が達成される。
【００７２】第１に、プログラムの転送先である各プロ
セッサコアのメモリ容量が小さい場合においても、プロ
グラムを分割してその分割したプログラムの各データを
１個ずつ各プロセッサコアに対し所定の時間間隔で順次
転送することにより、各プロセッサコアに対しプログラ
ムのデータを淀み無く転送することができる。例えば、
外部メモリから複数のプロセッサコアへのプログラムの
転送を、プロセッサコアのメモリ容量が小さい場合にお
いてもプログラムを淀み無く転送／処理することができ
る。
セッサコアのメモリ容量が小さい場合においても、プロ
グラムを分割してその分割したプログラムの各データを
１個ずつ各プロセッサコアに対し所定の時間間隔で順次
転送することにより、各プロセッサコアに対しプログラ
ムのデータを淀み無く転送することができる。例えば、
外部メモリから複数のプロセッサコアへのプログラムの
転送を、プロセッサコアのメモリ容量が小さい場合にお
いてもプログラムを淀み無く転送／処理することができ
る。
【００７３】第２に、プロセッサ内部に大きなメモリ容
量を設ける必要がなくなるため、プロセッサのチップを
小型化することができる。
量を設ける必要がなくなるため、プロセッサのチップを
小型化することができる。
【図１】 本発明の第１の実施の形態によるプロセッサ
の一実施例の構成を示すブロック図である。
の一実施例の構成を示すブロック図である。
【図２】 本発明の第１の実施の形態のＴＤＭインタフ
ェースの構成を示すブロック図である。
ェースの構成を示すブロック図である。
【図３】 本発明の第１の実施の形態によるプログラム
転送の一実施例のタイミング図である。
転送の一実施例のタイミング図である。
【図４】 本発明の第１の実施の形態によるプログラム
転送の一実施例のタイミング図である。
転送の一実施例のタイミング図である。
【図５】 従来のプロセッサの構成を示すブロック図で
ある。
ある。
１−１ プロセッサコア４−１のインストラクション用
メモリ １−２ プロセッサコア４−２のインストラクション用
メモリ １−３ プロセッサコア４−３のインストラクション用
メモリ １−４ プロセッサコア４−４のインストラクション用
メモリ １−５ 制御用コアのインストラクション用メモリ ２−１ プロセッサコア４−１のデータ用メモリ ２−２ プロセッサコア４−２のデータ用メモリ ２−３ プロセッサコア４−３のデータ用メモリ ２−４ プロセッサコア４−４のデータ用メモリ ２−５ 制御用コアのデータ用メモリ ３ ＤＳＰ（Digital Signal Processor） ４−１ プロセッサコア ４−２ プロセッサコア ４−３ プロセッサコア ４−４ プロセッサコア ５ 内部バスインタフェース ６ レジスタ ７ ＤＭＡＣ（Direct Memory Access Contoroller） ８ 制御用コア ９ 外部メモリインタフェース １０ ＴＤＭインタフェース １１ バスインタフェース １２ 外部メモリ １３ ＣＰＵ ２０ ＴＤＭ Ｉ／Ｏ ２１ パラレルシリアル変換回路 ２２ シリアルパラレル変換回路 ２３ バッファ ５０ バスアービタ ５１−１、５１−２、５１−３ ＣＰＵ ５２−１、５２−２、５２−３ ローカルメモリ ５３−１、５３−２、５３−３ レジスタ ５４ 共通バス ５５ 外部記憶装置 ５６ 共通メモリ ５７−１、５７−２、５７−３ 制御レジスタ ５８ 調停回路 ５９ 転送回路 ６０ ＲＡＭ
メモリ １−２ プロセッサコア４−２のインストラクション用
メモリ １−３ プロセッサコア４−３のインストラクション用
メモリ １−４ プロセッサコア４−４のインストラクション用
メモリ １−５ 制御用コアのインストラクション用メモリ ２−１ プロセッサコア４−１のデータ用メモリ ２−２ プロセッサコア４−２のデータ用メモリ ２−３ プロセッサコア４−３のデータ用メモリ ２−４ プロセッサコア４−４のデータ用メモリ ２−５ 制御用コアのデータ用メモリ ３ ＤＳＰ（Digital Signal Processor） ４−１ プロセッサコア ４−２ プロセッサコア ４−３ プロセッサコア ４−４ プロセッサコア ５ 内部バスインタフェース ６ レジスタ ７ ＤＭＡＣ（Direct Memory Access Contoroller） ８ 制御用コア ９ 外部メモリインタフェース １０ ＴＤＭインタフェース １１ バスインタフェース １２ 外部メモリ １３ ＣＰＵ ２０ ＴＤＭ Ｉ／Ｏ ２１ パラレルシリアル変換回路 ２２ シリアルパラレル変換回路 ２３ バッファ ５０ バスアービタ ５１−１、５１−２、５１−３ ＣＰＵ ５２−１、５２−２、５２−３ ローカルメモリ ５３−１、５３−２、５３−３ レジスタ ５４ 共通バス ５５ 外部記憶装置 ５６ 共通メモリ ５７−１、５７−２、５７−３ 制御レジスタ ５８ 調停回路 ５９ 転送回路 ６０ ＲＡＭ
Claims (11)
- 【請求項１】 複数のプロセッサコアを備えるプロセッ
サにおいて、 プログラムを分割し、前記分割したプログラムの各デー
タを１個ずつ各前記プロセッサコアに対し所定の時間間
隔で順次転送する制御手段を備えることを特徴とするプ
ロセッサ。 - 【請求項２】 各前記プロセッサコアへのデータ転送を
制御するＤＭＡコントローラを備え、 前記ＤＭＡコントローラは、 各前記プロセッサコアが備える前記プログラムを受け付
けるためのインストラクションメモリに対し、前記制御
手段の制御に従い、前記分割したプログラムの各データ
を転送することを特徴とする請求項１に記載のプロセッ
サ。 - 【請求項３】 時分割多重装置と接続するＴＤＭインタ
フェースと、 外部メモリと接続するためのメモリインタフェースと、 上位のＣＰＵと接続するためのバスインタフェースを備
えることを特徴とする請求項２に記載のプロセッサ。 - 【請求項４】 前記外部メモリから、前記プログラムの
転送を受け付ける手段を備えることを特徴とする請求項
３に記載のプロセッサ。 - 【請求項５】 ＤＳＰとすることを特徴とする請求項１
から請求項４のいずれか１つに記載のプロセッサ。 - 【請求項６】 前記プログラムを、音声処理プログラム
とすることを特徴とする請求項１から請求項５のいずれ
か１つに記載のプロセッサ。 - 【請求項７】 前記制御手段は、 前記分割したプログラムの各データの転送を、等しい時
間間隔で実行することを特徴とする請求項１から請求項
６のいずれか１つに記載のプロセッサ。 - 【請求項８】 複数のプロセッサコアを備えるプロセッ
サにおける各前記プロセッサコアにプログラムを転送す
るプログラム転送方法において、 前記プログラムを分割するステップと、 前記分割したプログラムの各データを１個ずつ各前記プ
ロセッサコアに対し所定の時間間隔で順次転送する制御
ステップを備えることを特徴とするプログラム転送方
法。 - 【請求項９】 外部メモリから、前記プログラムの転送
を受け付けるステップを備えることを特徴とする請求項
８に記載のプログラム転送方法。 - 【請求項１０】 前記プログラムを、音声処理プログラ
ムとすることを特徴とする請求項８又は請求項９に記載
のプログラム転送方法。 - 【請求項１１】 前記制御ステップにおいて、 前記分割したプログラムの各データの転送を、等しい時
間間隔で実行することを特徴とする請求項８から請求項
１０のいずれか１つに記載のプログラム転送方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349941A JP2003150395A (ja) | 2001-11-15 | 2001-11-15 | プロセッサとそのプログラム転送方法 |
| US10/294,247 US20030091040A1 (en) | 2001-11-15 | 2002-11-14 | Digital signal processor and method of transferring program to the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349941A JP2003150395A (ja) | 2001-11-15 | 2001-11-15 | プロセッサとそのプログラム転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003150395A true JP2003150395A (ja) | 2003-05-23 |
Family
ID=19162537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001349941A Pending JP2003150395A (ja) | 2001-11-15 | 2001-11-15 | プロセッサとそのプログラム転送方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030091040A1 (ja) |
| JP (1) | JP2003150395A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017126237A (ja) * | 2016-01-15 | 2017-07-20 | 日本電気株式会社 | プロセッサ、および、データ転送方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2395639A (en) * | 2002-11-21 | 2004-05-26 | Matsushita Electric Ind Co Ltd | System operable in either architecture reconfiguration mode or processing mode depending on the contents of a frame header |
| US8516179B2 (en) * | 2003-12-03 | 2013-08-20 | Digital Rna, Llc | Integrated circuit with coupled processing cores |
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