JPH0290669A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0290669A JPH0290669A JP63243248A JP24324888A JPH0290669A JP H0290669 A JPH0290669 A JP H0290669A JP 63243248 A JP63243248 A JP 63243248A JP 24324888 A JP24324888 A JP 24324888A JP H0290669 A JPH0290669 A JP H0290669A
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- 230000005611 electricity Effects 0.000 claims abstract description 15
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- 238000000034 method Methods 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 3
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- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＭＯＳ）ランジスタから構成される半導体集積
回路装置に関し、特に半導体基板上に形成された複数の
ＭＯＳトランジスタに電源電圧を供給する電源ラインが
複数設けられ、しかもこれらが半導体基板上で分離され
ている半導体集積回路装置に関する。
回路装置に関し、特に半導体基板上に形成された複数の
ＭＯＳトランジスタに電源電圧を供給する電源ラインが
複数設けられ、しかもこれらが半導体基板上で分離され
ている半導体集積回路装置に関する。
［従来の技術］
従来の半導体集積回路装置においては、電源ライン又は
接地（ＧＮＤ）ライン（ここでは、これらをまとめて電
源ラインという）のインダクタンスによるノイズ又は浮
き落ちによって回路特性上の低下があるために、半導体
集積回路装置に電源電圧を供給する電源ラインを複数設
け、しがちこれらを半導体基板上で互いに分離すること
により電源ライン相互間でインダクタンスによるノイズ
又は浮き落ち等による影響を与えないようにしである。
接地（ＧＮＤ）ライン（ここでは、これらをまとめて電
源ラインという）のインダクタンスによるノイズ又は浮
き落ちによって回路特性上の低下があるために、半導体
集積回路装置に電源電圧を供給する電源ラインを複数設
け、しがちこれらを半導体基板上で互いに分離すること
により電源ライン相互間でインダクタンスによるノイズ
又は浮き落ち等による影響を与えないようにしである。
第２図は初段の入力回路と内部回路及び出力回路の電源
ラインとを分離した回路例を示す、なお、第２図には初
段の入力回路、内部回路及び出力回路の外に、静電気に
よる入力ゲート破壊を防止するための一般的な保護回路
も並記しである。
ラインとを分離した回路例を示す、なお、第２図には初
段の入力回路、内部回路及び出力回路の外に、静電気に
よる入力ゲート破壊を防止するための一般的な保護回路
も並記しである。
第２図において、ＭＯＳインバータ回路からなる入力回
路１は、第１の電源ラインを構成するＶＤＤ１ライン２
とＧＮＤＩライン３とに接続され、その入力が外部入力
端子４に接続され、出力が内部回路５に接続されたもの
となっている。内部回路５の出力はＭＯＳインバータ回
路からなる出力回路６の入力に接続され、出力回路６の
出力は外部出力端子７に接続されている。これら内部回
路５と出力回路６とは、第１の電源ラインとは分離され
た第２の電源ラインを構成するＶＤＤ２ライン８とＧＮ
Ｄ２ライン９とに接続されている。このように、ＶＤＤ
１ライン２及びＧＮＤ１ライン３と、ＶＤＤ２ライン
８及びＧＮＤ２ライン９とが分離されているのは、内部
回路５によるＶＤＤ２、ＧＮＤ２の揺れが入力回路１に
伝達されて、入力回路１の入力電圧マージンが悪化する
のを防止するためである。
路１は、第１の電源ラインを構成するＶＤＤ１ライン２
とＧＮＤＩライン３とに接続され、その入力が外部入力
端子４に接続され、出力が内部回路５に接続されたもの
となっている。内部回路５の出力はＭＯＳインバータ回
路からなる出力回路６の入力に接続され、出力回路６の
出力は外部出力端子７に接続されている。これら内部回
路５と出力回路６とは、第１の電源ラインとは分離され
た第２の電源ラインを構成するＶＤＤ２ライン８とＧＮ
Ｄ２ライン９とに接続されている。このように、ＶＤＤ
１ライン２及びＧＮＤ１ライン３と、ＶＤＤ２ライン
８及びＧＮＤ２ライン９とが分離されているのは、内部
回路５によるＶＤＤ２、ＧＮＤ２の揺れが入力回路１に
伝達されて、入力回路１の入力電圧マージンが悪化する
のを防止するためである。
また、外部入力端子４とＶＤＤ １ライン２及びＧＮＤ
Ｉライン３との間には、ゲートがソースに接続されたＰ
チャネル型ＭＯ３）ランジスタＴｒ５及びＮチャネル型
ＭＯＳトランジスタＴｒ６が接続されており、これらの
ＭＯＳ）ランジスタＴｒ５ 、Ｔｒ６で入力保護回路１
０が構成されている。
Ｉライン３との間には、ゲートがソースに接続されたＰ
チャネル型ＭＯ３）ランジスタＴｒ５及びＮチャネル型
ＭＯＳトランジスタＴｒ６が接続されており、これらの
ＭＯＳ）ランジスタＴｒ５ 、Ｔｒ６で入力保護回路１
０が構成されている。
次に、入力保護回路１０の機能を説明する。
ＭＯＳ）ランジスタＴｒ５ 、Ｔｒ６は通常の動作状態
ではいずれも導通していないので内部の回路に何ら影響
を与えない、一方、外部入力端子４に静電気等の高電圧
、つまり、ＭＯＳトランジスタＴｒ５．Ｔｒ６の逆耐圧
以上の高電圧が印加されたとき、ＭＯＳ）ランジスタＴ
ｒ５ 、Ｔｒ６からＶＤＤ １ライン２又はＧＮＤＩラ
イン３へ電荷が放電されるので、入力回路１を構成する
ＭＯＳトランジスタのゲート酸化膜破壊を防止すること
ができる。
ではいずれも導通していないので内部の回路に何ら影響
を与えない、一方、外部入力端子４に静電気等の高電圧
、つまり、ＭＯＳトランジスタＴｒ５．Ｔｒ６の逆耐圧
以上の高電圧が印加されたとき、ＭＯＳ）ランジスタＴ
ｒ５ 、Ｔｒ６からＶＤＤ １ライン２又はＧＮＤＩラ
イン３へ電荷が放電されるので、入力回路１を構成する
ＭＯＳトランジスタのゲート酸化膜破壊を防止すること
ができる。
［発明が解決しようとする課題］
しかしながら、上述した従来の回路では、外部入力端子
４と外部出力端子７との間に静電気が印加された場合に
は、ＭＯＳトランジスタＴｒ５ 。
４と外部出力端子７との間に静電気が印加された場合に
は、ＭＯＳトランジスタＴｒ５ 。
Ｔｒ６の電荷の放電による保護機能を働かせることはで
きない、このため、入力回路１を構成するＭＯＳ）ラン
ジスタのゲート酸化膜破壊を引き起こしてしまうという
欠点があった。
きない、このため、入力回路１を構成するＭＯＳ）ラン
ジスタのゲート酸化膜破壊を引き起こしてしまうという
欠点があった。
本発明はかかる問題点に鑑みてなされたものであって、
入出力端子間に入力されたノイズ又は静電気を吸収して
信頼性が優れた半導体集積回路装置を提供することを目
的とする。
入出力端子間に入力されたノイズ又は静電気を吸収して
信頼性が優れた半導体集積回路装置を提供することを目
的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路装置は、半導体基板上に形
成された複数のＭＯＳ）ランジスタから構成され、外部
入力端子に接続された入力回路と、外部出力端子に接続
された出力回路と、これら入力回路及び出力回路に夫々
電源電圧を供給する互いに分離された異なる電源ライン
とを具備した半導体集積回路装置において、前記外部入
力端子と前記外部出力端子との間にこれらの端子間に入
力されるノイズ又は静電気を吸収する保護回路を接続し
たことを特徴とする。
成された複数のＭＯＳ）ランジスタから構成され、外部
入力端子に接続された入力回路と、外部出力端子に接続
された出力回路と、これら入力回路及び出力回路に夫々
電源電圧を供給する互いに分離された異なる電源ライン
とを具備した半導体集積回路装置において、前記外部入
力端子と前記外部出力端子との間にこれらの端子間に入
力されるノイズ又は静電気を吸収する保護回路を接続し
たことを特徴とする。
［作用］
本発明によれば、外部入出力端子間に接続された保護回
路が、外部入出力端子間に印加されたノイズ又は静電気
を吸収するように作用する。このため、入力回路と出力
回路の電源ラインが分離された半導体集積回路装置にお
いても、入力回路を構成するＭＯＳ）ランジスタのゲー
ト酸化膜破壊を防止でき、信頼性を向上させることがで
きる。
路が、外部入出力端子間に印加されたノイズ又は静電気
を吸収するように作用する。このため、入力回路と出力
回路の電源ラインが分離された半導体集積回路装置にお
いても、入力回路を構成するＭＯＳ）ランジスタのゲー
ト酸化膜破壊を防止でき、信頼性を向上させることがで
きる。
［実施例］
以下、本発明に係る実施例について、添付の図面を参照
して説明する。
して説明する。
第１図は本発明の実施例の回路構成図である。
なお、第１図において第２図と同一物には同一符号を付
して重複する部分の説明を省略する。この回路では、外
部入力端子４と外部出力端子７との間に保護回路１１を
構成するＮチャネルＭＯＳ）ランジスタＴｒ３ 、Ｔｒ
４が接続さてている。ＮチャネルＭＯＳトランジスタＴ
ｒ３は、ゲートとドレインとを外部入力端子４に接続し
、ソースを外部出力端子７に接続したもので、ゲートに
外部入力端子４からの＋１５Ｖ以上の電圧が加わると導
通を始める０Ｍ０ＳトランジスタＴｒ４はゲートとソー
スを外部出力端子７に接続°し、ドレインを外部入力端
子４に接続したもので、ゲート電極に外部出力端子７か
らの＋１５Ｖ以上の電圧が加わると導通を始める。
して重複する部分の説明を省略する。この回路では、外
部入力端子４と外部出力端子７との間に保護回路１１を
構成するＮチャネルＭＯＳ）ランジスタＴｒ３ 、Ｔｒ
４が接続さてている。ＮチャネルＭＯＳトランジスタＴ
ｒ３は、ゲートとドレインとを外部入力端子４に接続し
、ソースを外部出力端子７に接続したもので、ゲートに
外部入力端子４からの＋１５Ｖ以上の電圧が加わると導
通を始める０Ｍ０ＳトランジスタＴｒ４はゲートとソー
スを外部出力端子７に接続°し、ドレインを外部入力端
子４に接続したもので、ゲート電極に外部出力端子７か
らの＋１５Ｖ以上の電圧が加わると導通を始める。
なお、これらのＭＯＳトランジスタＴｒｇ。
Ｔ ｒ ４は、半導体基板上に構成されているその他の
Ｍｏ３）ランジスタ群の第１スレツシユホールド電圧よ
り高い第２スレツシユホールド電圧を持つ。
Ｍｏ３）ランジスタ群の第１スレツシユホールド電圧よ
り高い第２スレツシユホールド電圧を持つ。
以上のような構成を有するＣＭＯ８回路において、いま
、数ＫＶの高電圧のノイズ又は静電気が外部出力端子７
を接地として、外部入力端子４に加わると、外部入力端
子４と外部出力端子７との間に接続されたＭｏ３）ラン
ジスタＴｒ３が導通し、外部出力端子７へと電流が流れ
るようにすることができる。これによって外部入力端子
４へ数ＫＶの高電圧が加わったとしても、入力回路１を
構成するＭｏ３）ランジスタのゲート電極にゲート酸化
膜破壊電圧以上の電圧は加わらず、ゲート酸化膜の破壊
を防止することができる。
、数ＫＶの高電圧のノイズ又は静電気が外部出力端子７
を接地として、外部入力端子４に加わると、外部入力端
子４と外部出力端子７との間に接続されたＭｏ３）ラン
ジスタＴｒ３が導通し、外部出力端子７へと電流が流れ
るようにすることができる。これによって外部入力端子
４へ数ＫＶの高電圧が加わったとしても、入力回路１を
構成するＭｏ３）ランジスタのゲート電極にゲート酸化
膜破壊電圧以上の電圧は加わらず、ゲート酸化膜の破壊
を防止することができる。
また、外部入力端子４を接地として外部出力端子７にノ
イズ又は静電気が印加された場合には、ＭｏＳトランジ
スタＴｒ４が上述と同様に機能して入力保護が図られる
。
イズ又は静電気が印加された場合には、ＭｏＳトランジ
スタＴｒ４が上述と同様に機能して入力保護が図られる
。
なお、本発明はＭＯＳトランジスタＴｒ３がない態様で
も良い。この場合には、ＭｏＳトランジスタＴｒ４のパ
ンチスルーによって、外部出力端子７へと電流が流れ、
ＭＯＳトランジスタＴｒ３が有る場合と同様の効果が得
られる。
も良い。この場合には、ＭｏＳトランジスタＴｒ４のパ
ンチスルーによって、外部出力端子７へと電流が流れ、
ＭＯＳトランジスタＴｒ３が有る場合と同様の効果が得
られる。
また、上記実施例では入出力端子間に保護回路を接続し
たが、入力端子間又は出力端子間に保護回路を接続した
場合でも同様の効果が得られる。
たが、入力端子間又は出力端子間に保護回路を接続した
場合でも同様の効果が得られる。
以上、ＭＯＳトランジスタＴｒ３ 、Ｔｒｙのしきい値
電圧を本実施例では１５Ｖとしているが、これをプロセ
スにより変化させ、目的に応じて能力を変えることがで
きることは言うまでもない。
電圧を本実施例では１５Ｖとしているが、これをプロセ
スにより変化させ、目的に応じて能力を変えることがで
きることは言うまでもない。
［発明の効果］
以上の説明から明らかな如く、本発明は入出力端子間に
、入出力端子からのノイズ又は静電気を吸収するための
保護回路を設けて吸収するようにしたことにより、ノイ
ズや静電気を原因としたＭｏ３）ランジスタの破壊を防
止することができる。
、入出力端子からのノイズ又は静電気を吸収するための
保護回路を設けて吸収するようにしたことにより、ノイ
ズや静電気を原因としたＭｏ３）ランジスタの破壊を防
止することができる。
第１図は本発明の実施例に係る半導体集積回路装置の回
路図、第２図は従来の半導体集積回路装置の回路図であ
る。 １；入力回路、２：ＶＤＤ１ライン、３．ＧＮＤ１ライ
ン、４；外部入力端子、５；内部回路、６；出力回路、
７；外部出力端子、８．ＶＤＤ２ライン、９．ＧＮＤ２
ライン、１０；入力保護回路、１１；保護回路 出願人 日本電気アイジ−マイコンシステム株式会社
路図、第２図は従来の半導体集積回路装置の回路図であ
る。 １；入力回路、２：ＶＤＤ１ライン、３．ＧＮＤ１ライ
ン、４；外部入力端子、５；内部回路、６；出力回路、
７；外部出力端子、８．ＶＤＤ２ライン、９．ＧＮＤ２
ライン、１０；入力保護回路、１１；保護回路 出願人 日本電気アイジ−マイコンシステム株式会社
Claims (1)
- （１）半導体基板上に形成された複数のＭＯＳトランジ
スタから構成され、外部入力端子に接続された入力回路
と、外部出力端子に接続された出力回路と、これら入力
回路及び出力回路に夫々電源電圧を供給する互いに分離
された異なる電源ラインとを具備した半導体集積回路装
置において、前記外部入力端子と前記外部出力端子との
間にこれらの端子間に入力されるノイズ又は静電気を吸
収する保護回路を接続したことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243248A JP2806532B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243248A JP2806532B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290669A true JPH0290669A (ja) | 1990-03-30 |
| JP2806532B2 JP2806532B2 (ja) | 1998-09-30 |
Family
ID=17101044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243248A Expired - Fee Related JP2806532B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806532B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2001018815A1 (de) * | 1999-09-06 | 2001-03-15 | Giesecke & Devrient Gmbh | Selbstlöschende speicherzelle |
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| JPS6010767A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| JPS61102056U (ja) * | 1984-12-10 | 1986-06-28 | ||
| JPS6336557A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 相補型ｍｉｓ集積回路 |
-
1988
- 1988-09-28 JP JP63243248A patent/JP2806532B2/ja not_active Expired - Fee Related
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| WO2001018815A1 (de) * | 1999-09-06 | 2001-03-15 | Giesecke & Devrient Gmbh | Selbstlöschende speicherzelle |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806532B2 (ja) | 1998-09-30 |
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Legal Events
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