JPS6317553A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPS6317553A JPS6317553A JP61163025A JP16302586A JPS6317553A JP S6317553 A JPS6317553 A JP S6317553A JP 61163025 A JP61163025 A JP 61163025A JP 16302586 A JP16302586 A JP 16302586A JP S6317553 A JPS6317553 A JP S6317553A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置およびその製造方法に関し、特
に絶縁ゲート型電界効果トランジスタを含む半導体記憶
装置およびその製造方法に関する。
に絶縁ゲート型電界効果トランジスタを含む半導体記憶
装置およびその製造方法に関する。
電荷の形で二進情報を貯蔵する半導体のメモリセルはセ
ル面積が小さいため、高集積、大容量メモリセルとして
優れている。特にメモリセルとして一つのトランジスタ
と一つのキャパシタとからなるメモリセル（以下、１ト
ランジスタ型メモリセルと称す）は、構成要素も少なく
メモリセル面積も小さいため高集積記憶装置用のメモリ
として重要である。ところで、最近では、メモリ□セル
の高集積化によるメモルセルサイズの縮小に伴い。
ル面積が小さいため、高集積、大容量メモリセルとして
優れている。特にメモリセルとして一つのトランジスタ
と一つのキャパシタとからなるメモリセル（以下、１ト
ランジスタ型メモリセルと称す）は、構成要素も少なく
メモリセル面積も小さいため高集積記憶装置用のメモリ
として重要である。ところで、最近では、メモリ□セル
の高集積化によるメモルセルサイズの縮小に伴い。
１トランジスタ型メモリセル構造における容量部面積が
減少してきている。そのため容量部面積の減少による記
憶電荷量の減少は、耐α粒子問題、センスアンプの感度
不足の問題等を引き起している。
減少してきている。そのため容量部面積の減少による記
憶電荷量の減少は、耐α粒子問題、センスアンプの感度
不足の問題等を引き起している。
従来、このような問題点を解決するため、メモリセル面
積の縮小にもかかわらず大きな記憶容量部を形成する方
法として次のようなものが知られている。
積の縮小にもかかわらず大きな記憶容量部を形成する方
法として次のようなものが知られている。
第３図は従来の半導体記憶装置の一例の模式的断面図で
ある。例えば、国際固体素子会議（Ｉｎ−ｔｅｒｏａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ
ｅｔｉｎｇ） １９８２年の８０６〜８０８ページに「
ア・コルゲーテッド・キャパシタ・セル・フォア・メガ
ビット・ダイナミック・モス・メモリーズ」 （＾Ｃｏ
ｒｒｕｇａｔｅｄ Ｃａ−ｐａｃｉｔｏｒ Ｃｅ１ｌ
（ＣＣＣ） Ｆｏｒ Ｍｅｇａｂｉｔ Ｄｙｎａ、ｍｉ
ｃ ＭＯＳＭｅ＋５ｏｒｉｃｓ）と題して発表された論
文においては、第３図に示すように、メモリセルの容量
部を半導体基板に埋め込んだ溝型の１トランジスタ型メ
モリセルが提案されている。
ある。例えば、国際固体素子会議（Ｉｎ−ｔｅｒｏａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ
ｅｔｉｎｇ） １９８２年の８０６〜８０８ページに「
ア・コルゲーテッド・キャパシタ・セル・フォア・メガ
ビット・ダイナミック・モス・メモリーズ」 （＾Ｃｏ
ｒｒｕｇａｔｅｄ Ｃａ−ｐａｃｉｔｏｒ Ｃｅ１ｌ
（ＣＣＣ） Ｆｏｒ Ｍｅｇａｂｉｔ Ｄｙｎａ、ｍｉ
ｃ ＭＯＳＭｅ＋５ｏｒｉｃｓ）と題して発表された論
文においては、第３図に示すように、メモリセルの容量
部を半導体基板に埋め込んだ溝型の１トランジスタ型メ
モリセルが提案されている。
第３図において、容量電極１２は、反転層６″との間に
誘電体膜４′を挟んでキャパシタを構成し、電荷は反転
層６″に蓄積される。ゲート８′がワード線に接続され
たメモリトランジスタは、ビット線に接続された拡散層
３′と、反転層６″に接続された拡散層６′との間の電
荷の移動を制御する。又、絶縁膜９′は隣接する他のメ
モリセルとの分離用の絶縁膜である。この第３図に示し
た溝型の１トランジスタ型メモリセルは、従来の１トラ
ンジスタ型メモリセルのキャパシタ部を半導体基板１′
に形成した溝の深さを十分にとることにより、大きな容
量を確保することが可能となっている。
誘電体膜４′を挟んでキャパシタを構成し、電荷は反転
層６″に蓄積される。ゲート８′がワード線に接続され
たメモリトランジスタは、ビット線に接続された拡散層
３′と、反転層６″に接続された拡散層６′との間の電
荷の移動を制御する。又、絶縁膜９′は隣接する他のメ
モリセルとの分離用の絶縁膜である。この第３図に示し
た溝型の１トランジスタ型メモリセルは、従来の１トラ
ンジスタ型メモリセルのキャパシタ部を半導体基板１′
に形成した溝の深さを十分にとることにより、大きな容
量を確保することが可能となっている。
しかしながら、従来の溝型メモリセル構造では、メモリ
トランジスタが半導体基板表面上に形成されているため
、まだメモリトランジスタの平面的な面積分がどうして
も必要である。このメモリトランジスタによる平面的な
面積の増加分は、メモリの高集積化に伴うメモリセル面
積微細化の大きな障壁となっている。溝型の１トランジ
スタ型メモリセルでは、メモリトランジスタの微細化を
行ない、メモリセル面積の微細化を行なおうとしている
。しかし、メモリトランジスタの微細化は、ホットエレ
クトロンによるトランジスタ特性の劣化を引起し、メモ
リセルの信頼性を低下するという欠点を有している。又
、溝型の１トランジスタ型メモリセルでは、溝側面に反
転層を形成するため、α線の実効的な衝突断面積が増加
し、ソフトエラーが生じ易くなるという欠点もある。
トランジスタが半導体基板表面上に形成されているため
、まだメモリトランジスタの平面的な面積分がどうして
も必要である。このメモリトランジスタによる平面的な
面積の増加分は、メモリの高集積化に伴うメモリセル面
積微細化の大きな障壁となっている。溝型の１トランジ
スタ型メモリセルでは、メモリトランジスタの微細化を
行ない、メモリセル面積の微細化を行なおうとしている
。しかし、メモリトランジスタの微細化は、ホットエレ
クトロンによるトランジスタ特性の劣化を引起し、メモ
リセルの信頼性を低下するという欠点を有している。又
、溝型の１トランジスタ型メモリセルでは、溝側面に反
転層を形成するため、α線の実効的な衝突断面積が増加
し、ソフトエラーが生じ易くなるという欠点もある。
本発明の目的は、高信頼度でα線等によるソフトエラー
がなく高集積化に適した、微細化されたメモリセルを蒼
する半導体記憶装置およびその製造方法を提供すること
にある。
がなく高集積化に適した、微細化されたメモリセルを蒼
する半導体記憶装置およびその製造方法を提供すること
にある。
本発明の半導体記憶装置は、一導電型の半導体基板表面
に設けた所定の深さの第１の溝によって囲まれた前記半
導体基板の柱状領域の上部と、該柱状領域の上部側面に
沿って前記第１の溝の底面に設けた前記第１の溝の幅よ
りも狭い所定の深さの第２の溝によって囲まれた前記半
導体基板の柱状領域の下部と、前記柱状領域の上部表面
上に絶縁膜を介して設けた反対導電型の拡散層と、前記
絶縁膜直下の前記柱状領域の上部側面を所定の幅で帯状
に一周して開口する窓の部分を残して前記柱状領域の上
部及び下部側面と前記第２の溝の側面及び底面とを覆う
誘電体膜と、前記窓と前記絶縁膜との側面を覆って所定
の幅で前記柱状領域の上部側面を囲み前記窓を通して前
記半導体基板と接続しかつＰＮ接合を介して前記拡散層
と接続した一導電型の半導体層と、前記第２の溝を埋込
む姿態に前記誘電体膜を覆いかつＰＮ接合を介して前記
半導体層下面と接続した反対導電型の容量電極と、前記
半導体層の側面をゲート絶縁膜を介して覆い所定の幅で
前記柱状領域の上部側面を囲むゲートとを含んで構成さ
れる。
に設けた所定の深さの第１の溝によって囲まれた前記半
導体基板の柱状領域の上部と、該柱状領域の上部側面に
沿って前記第１の溝の底面に設けた前記第１の溝の幅よ
りも狭い所定の深さの第２の溝によって囲まれた前記半
導体基板の柱状領域の下部と、前記柱状領域の上部表面
上に絶縁膜を介して設けた反対導電型の拡散層と、前記
絶縁膜直下の前記柱状領域の上部側面を所定の幅で帯状
に一周して開口する窓の部分を残して前記柱状領域の上
部及び下部側面と前記第２の溝の側面及び底面とを覆う
誘電体膜と、前記窓と前記絶縁膜との側面を覆って所定
の幅で前記柱状領域の上部側面を囲み前記窓を通して前
記半導体基板と接続しかつＰＮ接合を介して前記拡散層
と接続した一導電型の半導体層と、前記第２の溝を埋込
む姿態に前記誘電体膜を覆いかつＰＮ接合を介して前記
半導体層下面と接続した反対導電型の容量電極と、前記
半導体層の側面をゲート絶縁膜を介して覆い所定の幅で
前記柱状領域の上部側面を囲むゲートとを含んで構成さ
れる。
本発明の半導体記憶装置の製造方法は、一導電型の半導
体基板表面上に絶縁膜と反対導電型の第１の不純物層と
を順次形成する工程と、所定のパターンで前記第１の不
純物層、前記絶縁膜及び前記半導体基板を順次除去して
所定の深さの溝に囲まれた上部表面に前記絶縁膜と前記
第１の不純物層とを積層した前記半導体基板の柱状領域
を形成する工程と、前記絶縁膜直下の前記柱状領域の上
部側面を所定の幅で帯状に一周する窓を開口して前記柱
状領域の側面及び前記溝の底面に選択的に第１の誘電帯
膜を形成する工程と、前記半導体基板の表面全体に一導
電型の半導体層を形成する工程と、該半導体層の前記窓
よりも低い所定の部分に選択的に反対導電型の不純物を
導入して反対導電型の第２の不純物層を形成する工程と
、前記柱状領域、前記絶縁膜及び前記第１の不純物層の
側面の前記半導体層並びに前記柱状領域側面の前記第２
の不純物層を残して前記柱状領域の上部表面の前記半導
体層と前記溝の底面上の前記第２の不純物層及び前記第
１の誘電体膜とを除去する工程と、前記第１の半導体層
及び前記第１の不純物層の上部表面に反対導電型の高濃
度不純物を導入して前記絶縁膜上に反対導電型の領域層
を形成すると共に前記第２の不純物層側面に選択的に第
２の誘電体膜を形成する工程と、前記溝の底面の前記半
導体基板表面から前記第２の不純物層と前記半導体層と
の接合面より低い所定の高さまで一導電型の半導体領域
で前記溝の一部を充填して前記第１及び第２の誘電体膜
によって囲まれた前記第２の不純物層を容量電極とする
キャパシタを形成する工程と、前記半導体領域上部表面
に選択的に他の絶縁膜を形成する工程と、前記半導体層
の側面にゲート絶縁膜を形成する工程と、前記半導体層
の側面をゲート絶縁膜を介して覆い所定の幅で前記柱状
領域の側面を囲むゲートを形成する工程とを含んで構成
される。
体基板表面上に絶縁膜と反対導電型の第１の不純物層と
を順次形成する工程と、所定のパターンで前記第１の不
純物層、前記絶縁膜及び前記半導体基板を順次除去して
所定の深さの溝に囲まれた上部表面に前記絶縁膜と前記
第１の不純物層とを積層した前記半導体基板の柱状領域
を形成する工程と、前記絶縁膜直下の前記柱状領域の上
部側面を所定の幅で帯状に一周する窓を開口して前記柱
状領域の側面及び前記溝の底面に選択的に第１の誘電帯
膜を形成する工程と、前記半導体基板の表面全体に一導
電型の半導体層を形成する工程と、該半導体層の前記窓
よりも低い所定の部分に選択的に反対導電型の不純物を
導入して反対導電型の第２の不純物層を形成する工程と
、前記柱状領域、前記絶縁膜及び前記第１の不純物層の
側面の前記半導体層並びに前記柱状領域側面の前記第２
の不純物層を残して前記柱状領域の上部表面の前記半導
体層と前記溝の底面上の前記第２の不純物層及び前記第
１の誘電体膜とを除去する工程と、前記第１の半導体層
及び前記第１の不純物層の上部表面に反対導電型の高濃
度不純物を導入して前記絶縁膜上に反対導電型の領域層
を形成すると共に前記第２の不純物層側面に選択的に第
２の誘電体膜を形成する工程と、前記溝の底面の前記半
導体基板表面から前記第２の不純物層と前記半導体層と
の接合面より低い所定の高さまで一導電型の半導体領域
で前記溝の一部を充填して前記第１及び第２の誘電体膜
によって囲まれた前記第２の不純物層を容量電極とする
キャパシタを形成する工程と、前記半導体領域上部表面
に選択的に他の絶縁膜を形成する工程と、前記半導体層
の側面にゲート絶縁膜を形成する工程と、前記半導体層
の側面をゲート絶縁膜を介して覆い所定の幅で前記柱状
領域の側面を囲むゲートを形成する工程とを含んで構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）及び（ｃ）はそれぞれ本発明の半
導体記憶装置の一実施例の平面図、Ａ−Ａ線断面図及び
Ｂ−Ｂ線断面図である。
導体記憶装置の一実施例の平面図、Ａ−Ａ線断面図及び
Ｂ−Ｂ線断面図である。
この実施例は、Ｐ型のシリコン基板１の柱状領域のシリ
コン基板１ａの上にビット線用の配線１０と接続したＮ
型の拡散層３のドレインを絶縁膜２を介して設け、柱状
領域のシリコン基板１ａの上部側面を囲むようにシリコ
ン基板１ａと接続しかつ拡散層３のドレインとＰＮ接合
を介して接続したＰ型の半導体層５を設け、半導体基板
１ａ及び１ｂとの間で誘電体膜４を介してメモリセルの
キャパシタを構成する容量電極と半導体層５との間でＰ
Ｎ接合を介して接続したソースとを兼ねたＮ型の拡散層
６を設け、半導体層５の側面にゲート絶縁膜７を介して
柱状領域の上部のシリコン基板１ａを囲むようにゲート
８を設けた構造をしている。又、このゲート８は、第１
図（ａ＞に示すように、行方向（横方向）に共通に接続
することによってワード線をも構成している。
コン基板１ａの上にビット線用の配線１０と接続したＮ
型の拡散層３のドレインを絶縁膜２を介して設け、柱状
領域のシリコン基板１ａの上部側面を囲むようにシリコ
ン基板１ａと接続しかつ拡散層３のドレインとＰＮ接合
を介して接続したＰ型の半導体層５を設け、半導体基板
１ａ及び１ｂとの間で誘電体膜４を介してメモリセルの
キャパシタを構成する容量電極と半導体層５との間でＰ
Ｎ接合を介して接続したソースとを兼ねたＮ型の拡散層
６を設け、半導体層５の側面にゲート絶縁膜７を介して
柱状領域の上部のシリコン基板１ａを囲むようにゲート
８を設けた構造をしている。又、このゲート８は、第１
図（ａ＞に示すように、行方向（横方向）に共通に接続
することによってワード線をも構成している。
即ち、この実施例では、メモリセルのキャパシタばかり
でなくメモリトランジスタも柱状領域のシリコン基板の
側面に設けているため、より微細化されたメモリセルを
容易に得ることができる。
でなくメモリトランジスタも柱状領域のシリコン基板の
側面に設けているため、より微細化されたメモリセルを
容易に得ることができる。
第２図（ａ）〜（りは本発明の半導体記憶装置の製造方
法の一実施例を説明するための工程順に示した半導体チ
ップの断面図である。
法の一実施例を説明するための工程順に示した半導体チ
ップの断面図である。
この実施例は、まず、第２図（ａ）に示すように、Ｐ型
シリコン基板１上に厚い酸化膜２およびＮ型不純物を含
んだ多結晶シリコン膜３ａを順次形成した後、その上に
柱状領域を形成するためのホトレジスト膜１１ａを所定
のパターンで残す。
シリコン基板１上に厚い酸化膜２およびＮ型不純物を含
んだ多結晶シリコン膜３ａを順次形成した後、その上に
柱状領域を形成するためのホトレジスト膜１１ａを所定
のパターンで残す。
次に、第２図（ｂ）に示すように、ホトレジスト膜１１
ａをエツチング用マスクとして、多結晶シリコン膜３ａ
、酸化膜２及びシリコン基板１を、異方性エツチング法
により順次エツチング除去して、柱状領域のシリコン基
板１ａを形成した後、ホトレジスト膜１１ａを除去して
熱酸化法により柱状領域のシリコン基板１ａ表面及び多
結晶シリコン膜３ａ表面にシリコンの酸化膜である誘電
体膜４ａ及び絶縁膜４ａ’を形成する。
ａをエツチング用マスクとして、多結晶シリコン膜３ａ
、酸化膜２及びシリコン基板１を、異方性エツチング法
により順次エツチング除去して、柱状領域のシリコン基
板１ａを形成した後、ホトレジスト膜１１ａを除去して
熱酸化法により柱状領域のシリコン基板１ａ表面及び多
結晶シリコン膜３ａ表面にシリコンの酸化膜である誘電
体膜４ａ及び絶縁膜４ａ’を形成する。
次に、第２図（ｃ）に示すように、ホトレジストをウェ
ーハ全面に塗布してシリコン基板１の溝を埋めた後、異
方性エツチング技術によりホトレジスト膜表面が柱状領
域のシリコン基板１ａの表面位置よりも下にくるように
エツチングしてホトレジスト膜１１ｂを形成し、しがる
後、このホトレジスト膜１１ｂをエツチング用マスクと
して、柱状領域のシリコン基板１ａの側面上部の誘電体
膜４ａをエツチング除去してシリコン基板上部を一周す
る窓を開孔すると共に多結晶シリコン層３ａ表面の絶縁
膜４ａ’も除去する。
ーハ全面に塗布してシリコン基板１の溝を埋めた後、異
方性エツチング技術によりホトレジスト膜表面が柱状領
域のシリコン基板１ａの表面位置よりも下にくるように
エツチングしてホトレジスト膜１１ｂを形成し、しがる
後、このホトレジスト膜１１ｂをエツチング用マスクと
して、柱状領域のシリコン基板１ａの側面上部の誘電体
膜４ａをエツチング除去してシリコン基板上部を一周す
る窓を開孔すると共に多結晶シリコン層３ａ表面の絶縁
膜４ａ’も除去する。
次に、第２１Ｚ（ｄ＞に示すように、ホトレジスト膜１
１ｂを除去した後、ウェーハ全面に薄い多結晶シリコン
膜の半導体層５を形成し、次に、熱処理を行なうことに
より少なくとも柱状領域のシリコン基板１ａ上部の窓付
近の半導体層らの薄い多結晶シリコン膜を単結晶化させ
、更に、Ｎ型不純物を含んだ絶縁膜９ａをウェーハ全面
に形成し、しかる後ホトレジストをウェーハ全面に塗布
してシリコン基板の溝を埋めこれを異方性エツチング技
術により表面が柱状領域のシリコン基板１ａの下部にく
るようにエツチングして、ホトレジスト膜１１ｃを形成
する。
１ｂを除去した後、ウェーハ全面に薄い多結晶シリコン
膜の半導体層５を形成し、次に、熱処理を行なうことに
より少なくとも柱状領域のシリコン基板１ａ上部の窓付
近の半導体層らの薄い多結晶シリコン膜を単結晶化させ
、更に、Ｎ型不純物を含んだ絶縁膜９ａをウェーハ全面
に形成し、しかる後ホトレジストをウェーハ全面に塗布
してシリコン基板の溝を埋めこれを異方性エツチング技
術により表面が柱状領域のシリコン基板１ａの下部にく
るようにエツチングして、ホトレジスト膜１１ｃを形成
する。
次に、第２図（ｅ）に示すように、ホトレジスト膜１１
ｃをエツチング用マスクとしてｎ型不純物を含んだ絶縁
膜９ａをエツチングした後、ホトレジスト膜１１ｃを除
去し、しかる後熱処理を行なって絶縁膜９ａよりｎ型不
純物を半導体層５の薄い多結晶シリコン膜中に拡散して
拡散層６を形成する。
ｃをエツチング用マスクとしてｎ型不純物を含んだ絶縁
膜９ａをエツチングした後、ホトレジスト膜１１ｃを除
去し、しかる後熱処理を行なって絶縁膜９ａよりｎ型不
純物を半導体層５の薄い多結晶シリコン膜中に拡散して
拡散層６を形成する。
次に、第２図（ｆ＞に示すように、絶縁膜９ａをエツチ
ング除去した後、異方性エツチング技術を用いて半導体
層５と拡散層６の薄い多結晶シリコン膜を選択的にエツ
チングして柱状領域のシリコン基板１ａの側面にのみ半
導体層５及び拡散層６の薄い多結晶シリコン膜を残し、
ひき続き異方性エツチング技術を用いてシリコン基板１
の溝の底部に形成されている誘電体膜４ａのみをエツチ
ング除去する。
ング除去した後、異方性エツチング技術を用いて半導体
層５と拡散層６の薄い多結晶シリコン膜を選択的にエツ
チングして柱状領域のシリコン基板１ａの側面にのみ半
導体層５及び拡散層６の薄い多結晶シリコン膜を残し、
ひき続き異方性エツチング技術を用いてシリコン基板１
の溝の底部に形成されている誘電体膜４ａのみをエツチ
ング除去する。
次に、第２図（ｇ＞に示すように、ホトレジストをウェ
ーハ全面に塗布してシリコン基板の溝を埋めた後、異方
性エツチング技術によりホトレジスト膜の表面が多結晶
シリコン膜３ａの表面位置よりも下にくるようにエツチ
ングしてホトレジスト膜ｌｉｄを形成し、その後このホ
トレジスト膜ｌｉｄをマスクとしてイオン注入法により
多結晶シリコン膜３ａ及び薄い多結晶シリコン膜の半導
体層５ａの上部表面に高濃度のＮ型不純物を注入してＮ
型の拡散層３を形成する。
ーハ全面に塗布してシリコン基板の溝を埋めた後、異方
性エツチング技術によりホトレジスト膜の表面が多結晶
シリコン膜３ａの表面位置よりも下にくるようにエツチ
ングしてホトレジスト膜ｌｉｄを形成し、その後このホ
トレジスト膜ｌｉｄをマスクとしてイオン注入法により
多結晶シリコン膜３ａ及び薄い多結晶シリコン膜の半導
体層５ａの上部表面に高濃度のＮ型不純物を注入してＮ
型の拡散層３を形成する。
次に、第２図（ｈ＞に示すように、ホトレジスト膜ｌｉ
ｄを除去した後、熱酸化法によりウェーハ全面を酸化し
て誘電体膜４ｂ及び絶縁膜７ａを形成すると共に多結晶
シリコン膜３ａ及び薄い多結晶シリコン膜の半導体層５
の上部表面には高濃度のＮ型不純物が注入されているた
め熱酸化の際増速酸化とｎ型不純物の拡散が起り他の領
域に比べて厚い絶縁膜９ｂと絶縁膜２上の拡散層３が形
成される。
ｄを除去した後、熱酸化法によりウェーハ全面を酸化し
て誘電体膜４ｂ及び絶縁膜７ａを形成すると共に多結晶
シリコン膜３ａ及び薄い多結晶シリコン膜の半導体層５
の上部表面には高濃度のＮ型不純物が注入されているた
め熱酸化の際増速酸化とｎ型不純物の拡散が起り他の領
域に比べて厚い絶縁膜９ｂと絶縁膜２上の拡散層３が形
成される。
次に、第２図（ｉ）に示すように、異方性エツチング技
術によりシリコン基板１の溝の底面に形成されている誘
電体Ｍ４ｂのみをエツチング除去した後、選択エピタキ
シャル成長技術によりシリコン基板ｌの溝の底面よりＰ
型不純物を含んだシリコン基板１ｂを形成する。このシ
リコン基板１ｂの高さは、この表面が拡散層６と半導体
層５とのＰＮ接合面の位置より下にくるようにする。
術によりシリコン基板１の溝の底面に形成されている誘
電体Ｍ４ｂのみをエツチング除去した後、選択エピタキ
シャル成長技術によりシリコン基板ｌの溝の底面よりＰ
型不純物を含んだシリコン基板１ｂを形成する。このシ
リコン基板１ｂの高さは、この表面が拡散層６と半導体
層５とのＰＮ接合面の位置より下にくるようにする。
次に、第２図（ｊ＞に示すように、半導体層５の側面上
部に形成されている絶縁膜７ａをエツチング除去した後
、再び熱酸化法により半導体層５及びシリコン基板１ｂ
の表面にそれぞれゲート絶縁膜７及び絶縁膜９ｃを形成
する。
部に形成されている絶縁膜７ａをエツチング除去した後
、再び熱酸化法により半導体層５及びシリコン基板１ｂ
の表面にそれぞれゲート絶縁膜７及び絶縁膜９ｃを形成
する。
次に、第２図（ｋ＞に示すように、ウェーハ全面に多結
晶シリコン膜を成長させ、その後この多結晶シリコン膜
に熱酸化法等によりＮ型不純物としてリンを拡散し、し
かる後異法性エツチング技術を用いてこの多結晶シリコ
ン膜をエツチングし、柱状領域のシリコン基板１ａの周
囲にゲート８を形成する。
晶シリコン膜を成長させ、その後この多結晶シリコン膜
に熱酸化法等によりＮ型不純物としてリンを拡散し、し
かる後異法性エツチング技術を用いてこの多結晶シリコ
ン膜をエツチングし、柱状領域のシリコン基板１ａの周
囲にゲート８を形成する。
次に、第２図（ｅ）に示すように、シリコン基板１の溝
を埋めかつ表面が平坦になるようウェーハ全面に絶縁Ｍ
９を成長した後、Ｎ型不純物を含む拡散層３上にコンタ
クト用の窓を開孔した後に、アルミニウムの配線１０を
成長させこれをバターニングする。かくして、第１図（
ａ）、（ｂ）及び（ｃ）に示した本発明の半導体記憶装
置が得られる。
を埋めかつ表面が平坦になるようウェーハ全面に絶縁Ｍ
９を成長した後、Ｎ型不純物を含む拡散層３上にコンタ
クト用の窓を開孔した後に、アルミニウムの配線１０を
成長させこれをバターニングする。かくして、第１図（
ａ）、（ｂ）及び（ｃ）に示した本発明の半導体記憶装
置が得られる。
以上詳細説明したように、本発明は、メモリセルのキャ
パシタばかりでなくメモリトランジスタをも半導体基板
の柱状領域の側面に形成しているので、微細構造のメモ
リセルが容易に得られ、しかも柱状領域の高さを高く取
ることによりチャネル長の長いメモリトランジスタを容
易に形成できるので、ホットエレクトロンの問題も生ぜ
ずメモリセルの信頼性が向上するという効果がある。更
に又、チャンネル長の長いメモリトランジスタによって
、電源電圧を下げる必要もなく十分な蓄積電荷を容易に
確保できて、その上電荷蓄積部がその周囲を絶縁膜で囲
まれているためα線によるソフトエラーを防止できると
いう効果もある。
パシタばかりでなくメモリトランジスタをも半導体基板
の柱状領域の側面に形成しているので、微細構造のメモ
リセルが容易に得られ、しかも柱状領域の高さを高く取
ることによりチャネル長の長いメモリトランジスタを容
易に形成できるので、ホットエレクトロンの問題も生ぜ
ずメモリセルの信頼性が向上するという効果がある。更
に又、チャンネル長の長いメモリトランジスタによって
、電源電圧を下げる必要もなく十分な蓄積電荷を容易に
確保できて、その上電荷蓄積部がその周囲を絶縁膜で囲
まれているためα線によるソフトエラーを防止できると
いう効果もある。
第１図（ａ＞、（ｂ）及び（ｃ）はそれぞれ本発明の半
導体記憶装置の一実施例の平面図、Ａ−Ａ線断面図及び
Ｂ−Ｂ線断面図、第２図（ａ）〜＜ｅ＞は本発明の半導
体記憶装置の製造方法の一実施例を説明するための工程
順に示した半導体チップの断面図、第３図は従来の半導
体記憶装置の一例の模式的断面図である。 １．１’ 、ｌａ、ｌｂ・・・シリコン基板、２・・・
絶縁膜、３．３′・・・拡散層、３ａ・・・多結晶シリ
コン膜、４．４’ 、４ａ−・誘電体膜、４ａ、’、４
ｂ−絶縁膜、５・・・半導体層、６，６′・・・拡散層
、６″・・・反転層、７・・・ゲート絶縁膜、７ａ・・
・絶縁膜、８．８’−・・ゲート、９．９’ 、９ａ、
９ｂ、９ｃ・・・絶縁膜、１０ ・・・配線、ｌｌａ、
ｌｌｂ、１１ｃ、ｌｉｄ・・・ホトレジスト膜、１２・
・・容量電極。 （トノ （（１”） ムｆ（１，／ｂ シリコン五本灸、２余色未にハチ、
。 ３に萱グツ憑、 ４立大１にセ１月箕１．５−半■暢有
ん菅Ｚ 主広散尼、７ケート帽色季１月ψ３．δゲ°斗
７９花縁膜、／θ配轍 ￥５１ 面
導体記憶装置の一実施例の平面図、Ａ−Ａ線断面図及び
Ｂ−Ｂ線断面図、第２図（ａ）〜＜ｅ＞は本発明の半導
体記憶装置の製造方法の一実施例を説明するための工程
順に示した半導体チップの断面図、第３図は従来の半導
体記憶装置の一例の模式的断面図である。 １．１’ 、ｌａ、ｌｂ・・・シリコン基板、２・・・
絶縁膜、３．３′・・・拡散層、３ａ・・・多結晶シリ
コン膜、４．４’ 、４ａ−・誘電体膜、４ａ、’、４
ｂ−絶縁膜、５・・・半導体層、６，６′・・・拡散層
、６″・・・反転層、７・・・ゲート絶縁膜、７ａ・・
・絶縁膜、８．８’−・・ゲート、９．９’ 、９ａ、
９ｂ、９ｃ・・・絶縁膜、１０ ・・・配線、ｌｌａ、
ｌｌｂ、１１ｃ、ｌｉｄ・・・ホトレジスト膜、１２・
・・容量電極。 （トノ （（１”） ムｆ（１，／ｂ シリコン五本灸、２余色未にハチ、
。 ３に萱グツ憑、 ４立大１にセ１月箕１．５−半■暢有
ん菅Ｚ 主広散尼、７ケート帽色季１月ψ３．δゲ°斗
７９花縁膜、／θ配轍 ￥５１ 面
Claims (2)
- （１）一導電型の半導体基板表面に設けた所定の深さの
第１の溝によって囲まれた前記半導体基板の柱状領域の
上部と、該柱状領域の上部側面に沿つて前記第１の溝の
底面に設けた前記第１の溝の幅よりも狭い所定の深さの
第２の溝によつて囲まれた前記半導体基板の柱状領域の
下部と、前記柱状領域の上部表面上に絶縁膜を介して設
けた反対導電型の拡散層と、前記絶縁膜直下の前記柱状
領域の上部側面を所定の幅で帯状に一周して開口する窓
の部分を残して前記柱状領域の上部及び下部側面と前記
第２の溝の側面及び底面とを覆う誘電体膜と、前記窓と
前記絶縁膜との側面を覆つて所定の幅で前記柱状領域の
上部側面を囲み前記窓を通して前記半導体基板と接続し
かつＰＮ接合を介して前記拡散層と接続した一導電型の
半導体層と、前記第２の溝を埋込む姿態に前記誘電体膜
を覆いかつＰＮ接合を介して前記半導体層下面と接続し
た反対導電型の容量電極と、前記半導体層の側面をゲー
ト絶縁膜を介して覆い所定の幅で前記柱状領域の上部側
面を囲むゲートとを含むことを特徴とする半導体記憶装
置。 - （２）一導電型の半導体基板表面上に絶縁膜と反対導電
型の第１の不純物層とを順次形成する工程と、所定のパ
ターンで前記第１の不純物層、前記絶縁膜及び前記半導
体基板を順次除去して所定の深さの溝に囲まれた上部表
面に前記絶縁膜と前記第１の不純物層とを積層した前記
半導体基板の柱状領域を形成する工程と、前記絶縁膜直
下の前記柱状領域の上部側面を所定の幅で帯状に一周す
る窓を開口して前記柱状領域の側面及び前記溝の底面に
選択的に第１の誘電帯膜を形成する工程と、前記半導体
基板の表面全体に一導電型の半導体層を形成する工程と
、該半導体層の前記窓よりも低い所定の部分に選択的に
反対導電型の不純物を導入して反対導電型の第２の不純
物層を形成する工程と、前記柱状領域、前記絶縁膜及び
前記第１の不純物層の側面の前記半導体層並びに前記柱
状領域側面の前記第２の不純物層を残して前記柱状領域
の上部表面の前記半導体層と前記溝の底面上の前記第２
の不純物層及び前記第１の誘電体膜とを除去する工程と
、前記第１の半導体層及び前記第１の不純物層の上部表
面に反対導電型の高濃度不純物を導入して前記絶縁膜上
に反対導電型の領域層を形成すると共に前記第２の不純
物層側面に選択的に第２の誘電体膜を形成する工程と、
前記溝の底面の前記半導体基板表面から前記第２の不純
物層と前記半導体層との接合面より低い所定の高さまで
一導電型の半導体領域で前記溝の一部を充填して前記第
１及び第２の誘電体膜によって囲まれた前記第２の不純
物層を容量電極とするキャパシタを形成する工程と、前
記半導体領域上部表面に選択的に他の絶縁膜を形成する
工程と、前記半導体層の側面にゲート絶縁膜を形成する
工程と、前記半導体層の側面をゲート絶縁膜を介して覆
い所定の幅で前記柱状領域の側面を囲むゲートを形成す
る工程とを含むことを特徴とする半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163025A JPH0795585B2 (ja) | 1986-07-10 | 1986-07-10 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163025A JPH0795585B2 (ja) | 1986-07-10 | 1986-07-10 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6317553A true JPS6317553A (ja) | 1988-01-25 |
| JPH0795585B2 JPH0795585B2 (ja) | 1995-10-11 |
Family
ID=15765755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163025A Expired - Lifetime JPH0795585B2 (ja) | 1986-07-10 | 1986-07-10 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795585B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100358A (ja) * | 1988-10-07 | 1990-04-12 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5034787A (en) * | 1990-06-28 | 1991-07-23 | International Business Machines Corporation | Structure and fabrication method for a double trench memory cell device |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| US5177576A (en) * | 1990-05-09 | 1993-01-05 | Hitachi, Ltd. | Dynamic random access memory having trench capacitors and vertical transistors |
| US5731609A (en) * | 1992-03-19 | 1998-03-24 | Kabushiki Kaisha Toshiba | MOS random access memory having array of trench type one-capacitor/one-transistor memory cells |
| US5838055A (en) * | 1997-05-29 | 1998-11-17 | International Business Machines Corporation | Trench sidewall patterned by vapor phase etching |
-
1986
- 1986-07-10 JP JP61163025A patent/JPH0795585B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100358A (ja) * | 1988-10-07 | 1990-04-12 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5177576A (en) * | 1990-05-09 | 1993-01-05 | Hitachi, Ltd. | Dynamic random access memory having trench capacitors and vertical transistors |
| US5034787A (en) * | 1990-06-28 | 1991-07-23 | International Business Machines Corporation | Structure and fabrication method for a double trench memory cell device |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| US5731609A (en) * | 1992-03-19 | 1998-03-24 | Kabushiki Kaisha Toshiba | MOS random access memory having array of trench type one-capacitor/one-transistor memory cells |
| US5895946A (en) * | 1992-03-19 | 1999-04-20 | Kabushiki Kaisha Toshiba | MOS random access memory having array of trench type one-capacitor/one-transistor memory cells |
| US5838055A (en) * | 1997-05-29 | 1998-11-17 | International Business Machines Corporation | Trench sidewall patterned by vapor phase etching |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795585B2 (ja) | 1995-10-11 |
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