JPH0434831B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はダイナミツク型MIS半導体記憶素子に
関する。

（従来技術とその問題点） 近来半導体記憶素子の高集積化、高密度化の傾
向が盛んであり、それに伴つて素子の微細化が進
められているが、微細加工技術の進展はリソグラ
フイ技術等を始めとして多くの面で各種技術的困
難に直面している。また、特にダイナミツク型ラ
ンダムアクセスメモリ（以下DRAMと略記する）
の代表的構造であるトランジスタを１つと蓄電用
容量１つからなる１トランジスタメモリセルに於
ては、蓄電容量を小さくし得ないため、その微細
化はさらに難しい問題に直面しており、各種新技
法が検討されているものの、1982年12月に米国ワ
シントンで開催されたIEDM（国際電子素子会議）
論文予稿集806ページから807ページに「Ａ
CORRUGATED CAPACITANCE CELL
（CCC）FOR MEGABIT DYNAMIC MOS
MEMORIES」と題してH.SUNAMI等により発
表された論文においては、蓄電用容量の一部を基
板単結晶に溝型凹みを設けて素子面積の減少をは
かると共に約１ミクロン程度の設計基準を採用し
て従来のダイナミツク型MOS半導体記憶素子よ
り素子面積を大幅に減少しているものの、その素
子面積は、周辺の分離領域を含めて約21平方ミク
ロン程度であり、かりにこの構造を用いて４百万
素子の記憶回路を作成しようとすると記憶素子部
分だけで84平方ミリ程度と、かなり大面積になつ
てしまう。

（発明の目的） 本発明はこのような従来の欠点を除去せしめ
て、同一設計基準で従来の素子より圧倒的に素子
面積を減少させることの可能な半導体記憶素子構
造並びにその製造方法を提供することにある。

（発明の構成） 本発明によれば第１導電型シリコン単結晶基板
の表面に、第２導電型の第１の単結晶シリコン
層、その上に存在する第１導電型の第１の単結晶
シリコン層、更にその上に存在する第２導電型の
第２の単結晶シリコン層で構成された柱状の構造
を有し、該柱状結晶領域の表面の内第２導電型の
第１の単結晶層の表面の少くとも一部分領域が絶
縁物でおおわれているか又は全くおおわれていな
い状態であり、更にその柱状構造の周辺部が基板
単結晶と電気的に接続された第１導電型単結晶な
いしは多結晶シリコンないしは金属ないしはそれ
らのくみあわせで第２導電型の第１のシリコン層
の途中迄埋まつており、しかも第１導電型の第１
のシリコン層およびそれに接する第１及び第２の
第２導電型シリコン層の各々の一部分をも含む領
域の表面の少くとも１部分に薄い絶縁膜が形成さ
れ、この絶縁膜上に導体膜が形成されており、そ
の他の部分は絶縁物で取りかこまれていることを
特徴とする半導体記憶素子が得られる。

更に本発明によれば、第１導電型シリコン基板
の表面に第２導電型の第１の単結晶シリコン層、
その上に存在する第１導電型の第１の単結晶シリ
コン層、更にその上に存在する第２導電型の第２
の単結晶シリコン層で構成された柱状の構造を有
し、該柱状結晶領域の表面の内第２導電型の第１
の単結晶層の表面の少くとも１部分領域が絶縁物
でおおわれているか、又は全くおおわれていない
状態であり、更にその柱状構造の周辺部が基板単
結晶と電気的に接続された第１導電型単結晶ない
し多結晶シリコンないし金属ないしそれらのくみ
あわせで第２導電型の第１のシリコン層の途中迄
埋まつており、しかも第１導電型の第１のシリコ
ン層およびそれに接する第２導電型の第１のシリ
コン層の一部分を含む領域以上の部分において柱
状構造の側壁の少なくとも一部分が、下部の柱状
構造の側壁より内側に退いており、その退いた側
壁を含む領域で、かつ第１導電型の第１のシリコ
ン層およびそれに接する第１及び第２の第２導電
型シリコン層の各々の１部分をも含む領域に薄い
絶縁膜が形成され、この絶縁膜上に導体膜が形成
されており、かつ、退いていない第１導電型シリ
コン層の表面の不純物濃度が、他の部分の不純物
より高くなつており、更にその他の部分は絶縁物
で取りかこまれていることを特徴とする半導体記
憶素子が得られる。

更に本発明によれば、 ○イ 第１導電型単結晶シリコン基板上に第２導電
型、第１導電型単結晶シリコン層が形成された
ものに対して所望の領域を柱状に残して基板に
届く迄シリコン層を除去し、 ○ロ 露出されたシリコン面を絶縁膜でおおい、 ○ハ 前記基板から柱状化した第２導電型領域にか
けての領域の絶縁膜の少くとも一部分を除去
し、 ○ニ 柱状部の第２導電型領域の途中迄、凹部に第
１導電型の単結晶もしくは多結晶シリコンもし
くは金属もしくはそれらのくみあわせを埋込
み、 ○ホ 残された凹部を絶縁物で埋め込み、 ○ヘ 表面から第２導電型層の一部までの柱状領域
でかつこの領域に接する部分の絶縁物を少なく
とも除去し、 ○ト 露出シリコン表面に薄い絶縁膜を形成し、 ○チ 堀込まれた部分に柱状構造の頂点以下の高さ
になるように導体を埋込み、 ○リ 柱状構造の第１導電型領域頂点部全面に第２
導電型不純物を導入し第２導電型領域を、前記
導体の頂点よりも深く、かつ下層の第２導電型
領域に届かないように作成する、 ことを特徴とする半導体記憶素子の製造方法が得
られる。

更に本発明によれば、 ○イ 第１導電型単結晶シリコン基板上に第２導電
型、第１導電型単結晶シリコン層が形成された
ものに対して所望の領域を柱状に残して基板に
届く迄シリコン層を除去し、 ○ロ 露出されたシリコン面を絶縁膜でおおい、 ○ハ 前記基板から柱状化した第２導電型領域にか
けての領域の絶縁膜の少くとも一部分を除去
し、 ○ニ 柱状部の第２導電型領域の途中迄、凹部に第
１導電型の単結晶もしくは多結晶シリコンもし
くは金属もしくはそれらのくみあわせを埋込
み、 ○ホ 少くとも第１導電型シリコン層の表面に第１
導電型不純物を導入し、 ○ヘ 残された凹部を絶縁物で埋め込み、 ○ト 柱状部分の１部分を含みこれに接する絶縁物
領域の１部分をも含む領域を第２導電型層に届
く迄の深さに除去し、 ○チ 露出されたシリコン表面に薄い絶縁膜を形成
し、 ○リ 堀込まれた部分に柱状構造の頂点以下の高さ
になるように導体を埋込み、 ○ヌ 柱状構造の第１導電型領域頂点部に第２導電
型不純物を導入し、第２導電型領域を、前記導
体の頂点よりも深くかつ下層の第２導電型領域
に届かないように作成する。

ことを特徴とする半導体記憶素子の製造方法が得
られる。

（従来技術との相違点） 本発明の従来技術に対する改革的な点は、 在来技術での各素子周辺の分離領域及び蓄電
容量領域を、新規な構造を採用することによ
り、合体化していること。

上記合体領域の上部面を有効利用することに
より、在来技術では別途面積を必要とした制御
用トランジスタのゲート部分を、素子面積を増
すことなく基板内に埋め込んだこと。

ゲート部分を埋め込んだことにより在来技術
では別途面積を必要としていた、制御トランジ
スタの入力部分を、ゲートとの分離領域を不必
要とすることをも含めて蓄電容量領域の上に設
けることにより余分な面積を不必要にしたこ
と。

上記構造を実現する製造方法を実現したこ
と。

等である。

（実施例） 以下本発明の実施例について図面を参照して詳
細に説明する。

第１図は本発明の実施例の１つを示す平面図
で、図中破線で囲まれた領域が１つの半導体記憶
素子の占める部分である。また図中の線分Ａ←→
Ｂ、Ｃ←→Ｄ、Ｅ←→Ｆ、Ｇ←→Ｈにそつての断面図を
各々第２図、第３図、第４図、第５図に示してい
る。

第１図から第５図迄図中の同じ符号は全て同じ
ものを表わしており、１はｐ型シリコン単結晶基
板、２は柱状のｎ型単結晶シリコン層、３は柱状
ｐ型単結晶シリコン層、４は柱状ｎ型単結晶シリ
コン層、５は埋め込まれたｐ型シリコン、６は埋
込まれた絶縁物、７は柱状領域のｐ型層３及びそ
の両隣のｎ型層２，４の一部にまで重なるように
薄い絶縁層２０を介して埋込まれたｎ型シリコン
層、８は絶縁層、９は配線用金属、１１，１２，
１３，１４はｐ型シリコン５を埋込む前に作製さ
れ、次に一部を除去した絶縁物層のいろいろな残
り方をしたものである。実際には隣りあつたメモ
リセル間でこれほど極端に残り方が異なることは
なく、少なくとも１つのチツプ内では残り方はほ
ぼ同じである。

第１図から第５図より明らかなように本発明で
は、ｎ型シリコン層２とｐ型シリコン基板１及び
ｐ型シリコン層５の重なり合つた部分が蓄電用容
量となつており特に基板１とｎ型層２の間では接
合型、基板１とｐ型シリコン層５の重なりの場合
は、１１〜１４を介した場合はMIS型の容量、１
１〜１４を介しない場所では接合型の容量となつ
ている。この容量は柱状部分の周辺長と、ｎ型層
２とｐ型層５の重なり合う高さの積で表わされる
面積と柱状部分の断面積の和の大きさに従つて増
大するため、ｎ型層２の断面積を小さくしても、
ｎ型層２とｐ型層５の重なり合う高さを大きくす
ることにより充分な蓄電容量が得られる利点があ
る。

また図中ｐ型層３の部分は制御トランジスタの
チヤンネル部を構成し、７は制御用のゲート電極
であり薄い絶縁膜２０はゲート絶縁膜である。ｎ
型層４と２はトランジスタのソース、ドレイン電
極に相当し、ｎ型層４に金属配線９を接続するこ
とにより、７と９はダイナミツク型メモリのワー
ド線及びビツト線に対応することにより、図から
明らかなように、本構造を用いれば、設計基準を
Ｆとすると、最も高密度化した場合には、2F×
3F、即ち6F²に迄小さくすることが可能である。
但し、製造性、信頼性其の他の理由で6F²以上の
面積にしても本構造を基本的に変えない限り、本
発明の有効性が失なわれるわけではない。

このような変型の一例を第６図から第１０図ま
でに示してある。此処で図面の表わし方及び記号
は、第１図から第５図までと等価である。この変
型に於ては先に述べた説明に比べて、ゲート電極
７が、柱状チヤンネル部３の周辺を完全におおつ
ている点であり、このため、制御トランジスタの
チヤンネル幅が大きくなつているため、記憶素子
の動作速度が大きくなると共に、更には、ゲート
電極に薄い絶縁膜を介して接していない、ｐ型層
３の表面をリーク電流が流れる可能性を防ぐと云
う利点がある半導体記憶素子が得られる。

第１１図から第１６図は、第２の発明に関して
示したものであり、本発明の基本的な原理は第１
の発明のそれと同様であるが本発明では第１２図
に明らかな通りｎ型シリコン層２の下部が上部に
比べて大きくなつているため、周辺のｐ型シリコ
ン層５との接触面積が同一設計基準では第１の発
明に比して大きくなつている利点があると共に、
ゲート電極７と対向しないｐ型シリコン層３の表
面の不純物濃度がゲート電極７に対向する部分の
それより高くなつているため、制御トランジスタ
のリーク特性が改善されていると云う利点をも有
している。

以下本実施例の具体例を本発明の製造方法の説
明と共に示す。

先ず第１の発明の実現方法について記述する。
初めに用いた単結晶シリコン基板は、ホウ素を含
む（約１×10¹⁶原子／cm³）ｐ型単結晶基板上に砒
素を約２×10¹⁶原子／cm³程度含むｎ型シリコン層
を厚さ約5μｍ、更にその上にホウ素を約10¹⁵原
子／cm³程度含むｐ型シリコン層を厚さ約1.5μｍ程
度備えたエピタキシヤル基板であり、その表面を
熱酸化し厚さ約20nｍの二酸化シリコン膜を作
り、その上に約100nｍの窒化シリコン膜更にそ
の上に厚さ500nｍの二酸化シリコン膜を堆積し、
横方向4.5μｍピツチ、縦方向3μｍ、ピツチに配置
された1.5μｍ角の柱状領域となる部分にのみ残し
て、除去し、レジストを残したまま、リアクテイ
ブイオンエツチング（RIEと略す）で柱状以外の
部分のシリコンを8μｍの深さにエツチングした。
次に、レジストを除去し、全体を熱酸化し厚さ
10nｍ程度の熱酸化膜を成長し、減圧CVD法で窒
化シリコン層を全面に厚さ10nｍ付着し、更に
RIEを行い柱状頂点の絶縁膜の一部並びに溝底部
の絶縁層全てを除去した。次に選択エピタキシヤ
ル法を用いた底部シリコン面にホウ素を１×10¹⁸
原子／cm³程度含むｐ型シリコン層を5.5μｍ成長さ
せ次に表面に現われている柱状側面の窒化シリコ
ン及び二酸化シリコン膜をウエツトエツチングで
除去した。この時柱状部頂点の上部の二酸化シリ
コン層はエツチされ頂部には二酸化シリコンと窒
化シリコン膜からなる二層構造が残つた。次に、
全体を熱酸化し、更にまわり込みの良い減圧
CVD法で二酸化シリコンを残つた凹みに埋め込
んだ。その結果柱状部表面にも二酸化シリコンが
厚く堆積し更に表面に激しい凹凸が発生したの
で、表面に二酸化ケイ素系の液を塗布し固化し
て、表面を平坦化し次に、素材による選択性の少
いイオンエツチを全面に行い、CVD二酸化シリ
コン膜の平坦面を得、次に二酸化シリコンの選択
性のあるエツチングを行い柱状シリコン表面迄二
酸化シリコンを除去した。次に横方向4.5μｍピツ
チに配置された1.5μｍの帯状のマスクを用いてレ
ジスト工程を行い柱状部の端が約0.5μｍかかる程
度に1.5μｍ幅の帯状領域のレジストを除去し、そ
の開口部を利用して二酸化シリコンを深さ約2μ
ｍ除去した。次にレジストを除去して、熱酸化し
露出された柱状シリコンの側面にゲート酸化膜と
なる厚さ20nｍの二酸化シリコン膜を成長させ、
続いてCVD法によりリンを５×10¹⁸原子／cm³程
度含む多結晶シリコンを堆積し、凹部をうめた。
この多結晶シリコンがゲート電極となる。次に、
再度二酸化シリコンを含む液の塗布を用いて全面
を平坦化し、選択性の無いイオンエツチングで、
多結晶シリコン面を平坦化し、液によるシリコン
エツチを行ない、柱状シリコン頂点から0.3μｍ程
度下つた所にゲートになる多結晶シリコン表面が
来るようにした。次に全面に砒素を10¹⁵／cm³程度
イオン注入し、熱酸化条件で全面の酸化と同時に
柱状シリコンの頂点部に注入された砒素の活性化
と拡散を行い、柱状シリコンの頂点から約0.5μｍ
程度の深さ迄をｎ型に変換し、柱状シリコン頂点
に存在する窒化シリコンの層を除去して、更に全
面にCVDで二酸化シリコンを堆積し、次に柱状
シリコンの頂点の二酸化シリコンをレジスト工程
を用いて除去した。この場合ゲート多結晶シリコ
ンのリ濃度が高いため、その上の二酸化シリコン
の膜厚は柱状シリコンの上部のそれより厚く、た
とえ目合せ工程で開口部がずれても柱状シリコン
の頂点部にのみビツト線用の開口部を作成するこ
とが出来た。次に配線用アルミをまわり込みの良
いバイアススパツタ法で全面に付着し、レジスト
工程でビツト線を作成した。また多結晶シリコン
からなるワード線への配線は別途半導体記憶素子
のアレーの外側で、レジスト工程で別途上部二酸
化シリコン層に開口しておきビツト線用のアルミ
付着工程を共用して行なつた。また、集積化メモ
リとして必要な周辺回路は、ｎチヤンネルデバイ
スを用いる場合は上層のｐ型層を用いて作成し、
CMOS構造の必要な場合は、ｎウエル部分は加
工工程の初めに上層ｐ層にリンを拡散し下のｎ層
まで届かせることで実現した。またこれ等の詳細
な工程は通常のMOS加工技術であるので、此処
では省略するが、本発明を実施する製造過程の内
共通なものは共用することで実現した。

次に第２の発明の実現方法を第４の発明の製造
方法の説明と共に示す。

初めに用いた単結晶シリコン基板は、ホウ素を
含む（約１×10¹⁶原子／cm³）ｐ型単結晶基板上に
砒素を約２×10¹⁶原子／cm³程度含むｎ型シリコン
層を厚さ約5μｍ、更にその上にホウ素を約10¹⁵原
子／cm³程度含むｐ型シリコン層を厚さ約1.5μｍ程
度備えたエピタキシヤル基板であり、その表面を
熱酸化し厚さ約20nｍの二酸化シリコン膜を作
り、その上に約100nｍの窒化シリコン膜更にそ
の上に厚さ500nｍの二酸化シリコン膜を堆積し、
横方向4.5μｍピツチ、縦方向3μｍピツチに配置さ
れた、1.5μｍ×2.25μｍの柱状領域となる部分に
のみ残して、除去し、レジストを残したまま、リ
アクテイブイオンエツチング（RIEと略す）で柱
状以外の部分のシリコンを8μｍの深さにエツチ
ングした。次に、レジストを除去し、全体を熱酸
化し厚さ10nｍ程度の熱酸化膜を成長し、減圧
CVD法で窒化シリコン層を全面に厚さ10nｍ付着
し、更にRIEを行い柱状頂点の絶縁膜の一部並び
に溝底部の絶縁層全てを除去した。次に選択エピ
タキシヤル法を用いて底部シリコン面にホウ素を
１×10¹⁸原子／cm³程度含むｐ型シリコン層を5.5μ
ｍ成長させ次に表面に現われている柱状側面の窒
化シリコン及び二酸化シリコン膜をウエツトエツ
チングで除去した。この時柱状部頂点の上部の二
酸化シリコン層はエツチされ頂部には二酸化シリ
コンと窒化シリコン膜からなる二層構造が残つ
た。次に、全体をｐ型不純物としてホウ素を含む
800℃程度のガス内に短時間さらし次に全体を熱
酸化して上部ｐ型シリコン層の表面濃度を３×
10¹⁵原子／cm³程度にした。此処で表面不純物濃度
より充分低いことが必要である。

次にまわり込みの良い減圧CVD法で二酸化シ
リコンを残つた凹みに埋め込んだ。その結果柱状
部表面にも二酸化シリコンが厚く堆積し更に表面
に激しい凹凸が発生したので、表面に二酸化ケイ
素系の液を塗布し固化して、表面を平坦化し次
に、素材による選択性の少いイオンエツチを全面
に行い、CVD二酸化シリコン膜の平坦面を得、
次に二酸化シリコンの選択性のあるエツチングを
行い柱状シリコン表面迄二酸化シリコンを除去し
た。次に横方向4.5μｍピツチに配置された1.5μｍ
の帯状のマスクを用いてレジスト工程を行い柱状
部の端が約0.75μｍかかる程度に1.5μｍ幅の帯状
領域のレジストを除去し、その開口部を利用して
二酸化シリコン及び単結晶シリコンを深さ約2μ
ｍ除去した。次にレジストを除去して、熱酸化し
露出された柱状シリコンの面にゲート酸化膜とな
る厚さ20nｍの二酸化シリコン膜を成長させ、続
いてCVD法によりリンを５×10¹⁸原子／cm³程度
含む多結晶シリコンを堆積し、凹部をうめた。こ
の多結晶シリコンがゲート電極となる。次に、再
度二酸化シリコンを含む液の塗布を用いて全面を
平坦化し、選択性の無いイオンエツチングで多結
晶シリコン面を平坦化し、エツチング液によるシ
リコンエツチを行ない、柱状シリコン頂点から
0.3μｍ程度下つた所にゲートになる多結晶シリコ
ン表面が来るようにした。次に全面に砒素を10¹⁵
cm³程度イオン注入し、熱酸化条件で全面の酸化と
同時に柱状シリコンの頂点部に注入された砒素の
活性化と拡散を行い、柱状シリコンの頂点から約
0.5μｍ程度の深さ迄をｎ型に変換し、柱状シリコ
ン頂点に存在する窒化シリコンの層を除去して更
に全面にCVDで二酸化シリコンを堆積し、次に
柱状シリコンの頂点の二酸化シリコンをレジスト
工程を用いて除去した。この場合ゲート多結晶シ
リコンのリン濃度が高いため、その上の二酸化シ
リコンの膜厚は柱状シリコンの上部のそれより厚
く、たとえ目合せ工程で開口部がずれても柱状シ
リコンの頂点部にのみビツト線用の開口部を作成
することが出来た。次に配線用アルミをまわり込
みの良いバイアススパツタ法で全面に付着し、レ
ジスト工程でビツト線を作成した。また多結晶シ
リコンからなるワード線への配線は別途半導体記
憶素子のアレーの外側で、レジスト工程で別途上
部二酸化シリコン層に開口しておきビツト線用の
アルミ付着工程を共用して行なつた。また、集積
化メモリとして必要な周辺回路は、ｎチヤンネル
デバイスを用いる場合は上層のｐ型層を用いて作
成し、CMOS構造の必要な場合は、ｎウエル部
分は加工工程の初めに上層ｐ層にリンを拡散し下
のｎ層まで届かせることで実現した。またこれ等
の詳細な工程は通常のMOC加工技術であるので、
此処では省略するが、本発明を実施する製造過程
の内共通なものは共用することで実現した。

以上本発明を１つの実施例について説明した
が、実施例のｐ型とｎ型を入れ換えても同様の効
果の得られることは自明である。

また、ゲート電極７を作成するにあたつて、７
をタングステン、モリブデン等その後の熱処理に
耐えられる金属で作成しても良く、特にその場合
は金属のエツチング剤がシリコン及び二酸化シリ
コン等のそれと異なるため成型は簡単であると云
う利点を持つ。但しこの場合は、ゲート電極７を
成型した後にCVD法、スパツタ法等による二酸
化シリコンその他の絶縁物の堆積が必要でありさ
らに柱状シリコン上部開口時に注意を要すること
は云うまでもないが、これ等の点は在来技術で解
決し得るものである。

また更にゲート電極７の材料にタングステンシ
リサイド、チタンシリサイド、モリブデンシリサ
イド等の金属ケイ化物を用いることも可能であ
り、その場合は、多結晶シリコンを用いた場合と
ほぼ同様の加工方法で製作することが出来る。

また、ゲート電極７を作成するにあたり、初め
にまわり込みの良い減圧CVD法等で周辺に薄く
多結晶シリコンを付着し、次にモリブデン等の金
属を付着して埋め込みを行いゲート電極として成
型した後更にその上面に多結晶シリコンの中につ
つみ込まれたような型状にすることも可能であ
り、更にはこれに熱処理を行いゲート電極７の中
心部のみを金属ケイ化物に変換することも可能で
ある。実施例で述べた多結晶シリコンとここで述
べた金属等とをすべて含めて特許請求の範囲では
導体と称している。

またこれらの実施例ではｐ型シリコン層５の部
分を選択エピタキシヤル法で行う場合を述べたが
実際には、この部分のシリコンは単結晶でなくて
も良いことは自明であり、また側壁の絶縁膜が１
３又は１４のような状態の場合には、ｐ型シリコ
ン層５は、完全な単結晶にはならないが、本素子
の動作に悪影響は及ぼさない、また特に絶縁層が
ほとんど存在しない１３のような場合、更に絶縁
層が全く存在しない場合はｐ型シリコン層５とｎ
型シリコン層２の間にはMISでなく、整流性接合
が出来るが、この場合も実際にはｐ型不純物のホ
ウ素が拡散係数が他のｎ型不純物のそれに比べて
大きいため接合は柱状単結晶領域内に生成された
接合特性はそこなわれない。但しこの場合には、
ｎ型層２の部分が完全にｐ型に変換しないよう熱
処理温度並びに時間を制御しなければならない。
また絶縁膜１４の状態が極端になつて基板１とｐ
型層５の間が完全に絶縁膜でおおわれてしまう
と、選択エピタキシヤル成長は使用し得ないの
で、その場合は多結晶シリコンの埋め込みが必要
となり、余分な工程が必要となると同時に、ｐ型
層５の電位を固定するための手段が必要となる
が、この場合でもｐ型層５の製作は前述H.
SUNAMI等の用いた方法等在来の技術で充分可
能である。またこのｐ型層５に相当する部分は高
融点金属やそのシリサイドあるいはこれらとシリ
コンとをくみあわせた積層物でもよい。

また、本発明には他にもいくつもの変型が考え
られ、たとえばｐ型層５の部分を始めに単結晶シ
リコンで作つておき、柱状部分を順次選択エピタ
キシヤル法等で作成することも可能であることは
自明である。

また第２の発明において、場合によつては制御
トランジスタのチヤンネル部になるシリコン層３
の周辺部の不純物濃度を高くするのを省略しても
リーク電流の増大する可能性はあるものの、実用
上差つかえない場合もある。

また此処ではｐ基板上にｎ型及びｐ型のエピタ
キシヤル層を持つたものを使用した場合について
述べたが、初めからｐ基板上にｎ型、ｐ型、ｎ型
とエピタキシヤル層を持つたものを使用すること
も可能であるし、更には、ｐ型基板上にｎ型及び
高抵抗ｎ型エピタキシヤル層を持つものを使用
し、工程中でｐ型及びｎ型不純物を拡散等で導入
して最終構造を得ることも可能である。

また本実施例では、ｎ型層４とアルミ配線９の
接続を単にシリコンとアルミの接続で説明した
が、場合によればこの間にｎ型の多結晶シリコン
を設けることも可能であるし、更には、ｎ型層４
の部分をその多結晶シリコンからのｎ型不純物の
拡散によつて行なう等の変型は自由である、また
絶縁膜８の開口部の段差を少くするため、絶縁膜
８の下層を二酸化シリコンとし上層をリン、ホウ
ソ等を含む二酸化シリコンにしても良い等々の改
種変型が行なわれても良いことは自明であるまた
ゲート絶縁膜としてSiO₂だけでなくSi₃N₄や
Si₃N₄とSiO₂とを積層してもよい。

（発明の効果） この結果、本実施例では、4.5μｍ×3μｍの中に
1.5μｍ設計基準でダイナミツク型半導体記憶素子
を作成することが出来、このような小面積にもか
かわらず、蓄電用容量面積を24平方μm²、制御用
トランジスタの有効チヤンネル長を約1.0μｍ程度
と双方充分大きなものにすることが可能となり、
本発明の有効性が証明された。またこの結果、本
発明を1.5μｍ設計基準で百万素子（１メガビツ
ト）の記憶回路を作成すれば記憶素子部分だけで
は、13.5平方ミリメータ（4.5mm×３mm）、1μｍ設
計基準で４百万素子の場合は24平方ミリメータ
（６mm×４mm）となり、周辺回路を含めたとして
も充分現用の64KDRAMパツケージと同じ程度
の大きさのそれに収容可能であることが判明し
た。

【図面の簡単な説明】

第１図は第１の発明の実施例の１つを示す上面
図で、図中破線で囲まれた領域が１つの半導体記
憶素子の占める部分である。また図中の線分Ａ←→
Ｂ、Ｃ←→Ｄ、Ｅ←→Ｆ、Ｇ←→Ｈにそつての断面図を
各々第２図、第３図、第４図、第５図に示してい
る。 第１図から第１６図迄の各記号は全て同じもの
を表わしており、１は基板ｐ型シリコン、２は柱
状のｎ型シリコン層、３は柱状ｐ型シリコン層、
４は柱状ｎ型シリコン層、５は埋め込まれたｐ型
シリコン、６は埋込まれた絶縁物、７は柱状領域
のｐ型層及びその両端のｎ型層の一部にまで重な
るように薄い絶縁層を介して埋込まれた、ｎ型シ
リコン層、８は絶縁層、９は配線用金属、１１，
１２，１３，１４は５を埋込む前に作製され、次
に一部を除去された絶縁物層のいろいろな残り方
をした場合の１部である。第６図から第１０図は
第１の発明の他の実施例を示すもので、第６図が
平面図、第７〜第１０図が断面図であり、第１の
実施例の説明図の第１図から第５図に対応するも
のである。第１１図から第１６図は同様第２の発
明の１つの実施例を示すもので、第１１図が平面
図、第１２〜１６図が断面図であり、同様第１図
から第５図に対応する。但しこの場合は構造が少
し複雑なため断面図を１枚追加してある。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型シリコン単結晶基板の表面に、第
   ２導電型の第１の単結晶シリコン層、その上に存
   在する第１導電型の第１の単結晶シリコン層、更
   にその上に存在する第２導電型の第２の単結晶シ
   リコン層で構成された柱状の構造を有し、該柱状
   結晶領域の表面の内第２導電型の第１の単結晶層
   の表面の少くとも一部分領域が絶縁物でおおわれ
   ているか又は全くおおわれていない状態であり、
   更にその柱状構造の周辺部が基板単結晶と電気的
   に接続された第１導電型単結晶ないしは多結晶シ
   リコンないしは金属ないしはそれらのくみあわせ
   で第２導電型の第１のシリコン層の途中迄埋まつ
   ており、しかも第１導電型の第１のシリコン層お
   よびそれに接する第１及び第２の第２導電型シリ
   コン層の各々の一部分をも含む領域の表面の少く
   とも１部分に薄い絶縁膜が形成され、この絶縁膜
   上に導体膜が形成されており、その他の部分は絶
   縁物で取りかこまれていることを特徴とする半導
   体記憶素子。 ２ 第１導電型シリコン基板の表面に第２導電型
   の第１の単結晶シリコン層、その上に存在する第
   １導電型の第１の単結晶シリコン層、更にその上
   に存在する第２導電型の第２の単結晶シリコン層
   で構成された柱状の構造を有し、該柱状結晶領域
   の表面の内第２導電型の第１の単結晶層の表面の
   少くとも１部分領域が絶縁物でおおわれている
   か、又は全くおおわれていない状態であり、更に
   その柱状構造の周辺部が基板単結晶と電気的に接
   続された第１導電型単結晶ないし多結晶シリコン
   ないし金属ないしそれらのくみあわせで第２導電
   型の第１のシリコン層の途中迄埋まつており、し
   かも第１導電型の第１のシリコン層およびそれに
   接する第２導電型の第１のシリコン層の一部分を
   含む領域以上の部分において柱状構造の側壁の少
   なくとも一部分が下部の柱状構造の側壁より内側
   に退いており、その退いた側壁を含む領域で、か
   つ第１導電型の第１のシリコン層およびそれに接
   する第１及び第２の第２導電型シリコン層の各々
   の１部分をも含む領域に薄い絶縁膜が形成され、
   この絶縁膜上に導体膜が形成されており、かつ、
   退いていない第１導電型シリコン層の表面の不純
   物濃度が、他の部分の不純物濃度より高くなつて
   おり、更にその他の部分は絶縁物で取りかこまれ
   ていることを特徴とする半導体記憶素子。 ３ (イ) 第１導電型単結晶シリコン基板上に第２
   導電型、第１導電型単結晶シリコン層が形成さ
   れたものに対して所望の領域を柱状に残して基
   板に届く迄シリコン層を除去し、 (ロ) 露出されたシリコン面を絶縁膜でおおい、 (ハ) 前記基板から柱状化した第２導電型領域にか
   けての領域の絶縁膜の少なくとも一部分を除去
   し、 (ニ) 柱状部の第２導電型領域の途中迄、凹部に第
   １導電型の単結晶もしくは多結晶シリコンもし
   くは金属もしくはそれらのくみあわせを埋込
   み、 (ホ) 残された凹部を絶縁物で埋め込み、 (ヘ) 表面から第２導電型層の一部までの柱状領域
   で、かつ、この領域に接する部分の絶縁物を少
   なくとも除去し、 (ト) 露出シリコン方面にうすい絶縁膜を形成し、 (チ) 堀込まれた部分に柱状構造の頂点以下の高さ
   になるように導体を埋込み、 (リ) 柱状構造の第１導電型領域頂点全面に第２導
   電型不純物を導入し第２導電型領域を、前記導
   体の頂点よりも深く、かつ下層の第２導電型領
   域に届かないように作成することを特徴とする
   半導体記憶素子の製造方法。 ４ (イ) 第１導電型単結晶シリコン基板上に第２
   導電型、第１導電型単結晶シリコン層が形成さ
   れたものに対して所望の領域を柱状に残して基
   板に届く迄シリコン層を除去し、 (ロ) 露出されたシリコン面を絶縁膜でおおい、 (ハ) 前記基板から柱状化した第２導電型領域にか
   けての領域の絶縁膜の少くとも一部分を除去
   し、 (ニ) 柱状部の第２導電型領域の途中迄、凹部に第
   １導電型の単結晶もしくは多結晶シリコンもし
   くは金属もしくはそれらのくみあわせを埋込
   み、 (ホ) 少くとも第１導電型シリコン層の表面に第１
   導電型不純物を導入し、 (ヘ) 残された凹部を絶縁物で埋め込み、 (ト) 柱状部分の１部分を含みこれに接する絶縁物
   領域の１部分をも含む領域を第２導電型層に届
   く迄の深さに除去し、 (チ) 露出シリコン表面にうすい絶縁膜を形成し、 (リ) 堀込まれた部分に柱状構造の頂点以下の高さ
   になるように導体を埋込み、 (ヌ) 柱状構造の第１導電型領域頂点部に第２導電
   型不純物を導入し、第２導電型領域を、前記導
   体の頂点よりも深くかつ下層の第２導電型領域
   に届かないように作成する、 ことを特徴とする半導体記憶素子の製造方法。