JPS63151234A - 信号多重化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 低次群ｎ系列信号を高次群１系列信号に変換するマルチ
プレクサとこのマルチプレクサの出力をラッチするラッ
チ回路とを含む多重化回路において、このマルチプレク
サへ供給される選択クロックを処理クロックから分周す
ることにより得るとともに、この選択クロックとこの選
択クロックを半導体接合により構成した遅延回路により
遅延させたクロックとの論理演算を行ったものをラッチ
回路の読出クロックとすることにより、上記マルチプレ
クサの選択クロックと上記ラッチ回路の読出クロックと
の間の遅延時間の相違に基づく位相差をなくすようにし
たものである。

〔産業上の利用分野〕

本発明は、低次群ｎ系列信号を高次群１系列信号に変換
する多重化処理を選択クロックの制御のもとに行うフリ
ップフロップ回路と、このフリップフロップ回路の出力
をラッチして読出クロックにより多重化された信号を出
力するラッチ回路とを含む多重化回路に関する。

多重化回路を集積化して構成した場合、特に高速化が要
求される場合には、上記のマルチプレクサに供給される
クロックとラッチ回路に供給されるクロックとの位相関
係が重要となる。

〔従来の技術〕

第５図は従来の信号多重化回路の例を示すもので、マル
チプレクサ５１への人力データおよび出力データとラッ
チ回路５２への入力データおよび出力データは正極性の
データと負極性のデータとを用いており、これによって
、それぞれのデータの振幅を小さくして消費電力を小さ
くするとともに分布容量による波形歪を少なくするよう
に構成されており、またクロック関係の回路も正負の信
号を用いることによって上記データにおけると同様の効
果と動作の確実性を増加させた例を示しである。

この第５図に示した従来例では、４つとして示した入力
信号Ｄ１〜Ｄ４を選択クロックＣ１、Ｃ２により選択し
て順次出力するマルチプレクサ５１と、このマルチプレ
クサの出力データをラッチして供給される読出クロック
により所定のタイミングでデータを出力するラッチ回路
５２とを含んでいる。

クロックＣはフリップフロップ回路により構成された第
１の分周器５３により１／２に分周されてマルチプレク
サ５１における後述のデータ切換えの位相調整のための
例えば複数のインパークからなる半導体接合５４を経て
遅延され、人力データを選択するための第１の選択クロ
ックＣ１としてマルチプレクサ５１に供給されるととも
に、フリップフロップ回路により構成された第２の分周
器５５によりさらに１／２分周されて上記分周器５３の
出力と同様に人力信号選択のための第２の選択クロック
Ｃ２として上記マルチプレクサに供給される。

上記第１の選択クロックＣ１はクロックＣの周波数ｆの
１７２の周波数、上記第１の選択クロックＣ２はクロッ
クＣの１／４の周波数を有しており、４つの入力端子の
アドレスをそれぞれ′００″′、０１″″、”　１０　
”、”　１１　”とすれば、これらｆ／２、ｆ／４の周
波数を有する信号をそれぞれデータ入力端子のアドレス
の上位桁、下位桁を指定する信号として用いることによ
り、゛これら入力端子からのデータＤ１〜Ｄ４を順次選
択してラッチ回路５２に出力することができる。

このラッチ回路５２にラッチされたデー゛りを読出すた
めに、上記クロックＣを遅延時間調整のための例えば複
数のインパークからなる半導体接合５６を経て、読出ク
ロックＣｒとしてこのラッチ回路に供給する。

〔発明が解決しようとする問題点〕

第６図はこの従来例の動作をより詳細に説明するために
その動作波形を示したもので、同図（ａ）は上記のクロ
ックＣ１同図Ｑ：ｌ）はこのクロックＣを１／２に分周
したフリップフロップ回路５３の出力、同図（Ｃ）はこ
のフリップフロップ回路５３の出力をさらに１／２に分
周したフリップフロップ回路５５の出力、同図（ｄ）は
マルチプレクサ５１から出力される多重化された信号、
同図（ｅ）は上記クロックＣを半導体接合５６により遅
延してラッチ回路５２に供給される続出クロックＣｒで
ある。

この図に示したように従来の信号多重化回路においては
、第１の分周器であるフリップフロップ回路５３におい
て遅延τ１を、また半導体接合５４においても第２の分
周器５５による遅延に相当する遅延を行わせることによ
ってマルチプレクサの上位および下位の選択クロックの
位相を合わせるための遅延τ２を生じ、またマルチプレ
クサ５１においても遅延τ３を生じるので、マルチプレ
クサ５１の出力位相とラッチ回路５２の動作位相とを合
わせるために上記のようにラッチ回路５２に読出クロッ
クＣｒを供給する経路に半導体接合５６を介在させて上
記の遅延τ１＋τ２＋τ３に相当する遅延γ４を得るこ
とが行われている。

しかしながら、この構成によれば半導体接合５６に要求
される遅延τ４が大きくなり、接合の数が増加するため
に消費電力が増大するばかりでなく、温度変動、電源電
圧の変動、素子の値の変化などによる位相変動も大きく
なる。しかも、マルチプレクサ５１に供給される選択ク
ロックＣ１、Ｃ２とラッチ回ｉｉ！＠５２に供給される
読出クロックＣｒとは互いに独立した回路により供給さ
れている上に、マルチプレクサにクロックを供給する回
路にはクロックの波形や電源電圧などの影響をうけやす
いフリップフロップ回路などにより構成される分周器５
３．５５を含んでいるので、これらクロックＣ１、Ｃ２
とＣｒの位相関係を所定の位相関係に保ことか困難であ
った。

〔問題点を解決するための手段〕

本発明は第１図の原理図に示すように、マルチプレクサ
１とラッチ回路２とを備える信号多重化回路において、
クロックＣを分周して上記マルチプレクサ１の選択信号
Ｃｓとして供給するフリップフロップ回路３と、このフ
リップフロップ回路３の出力を遅延するた必の複数のイ
ンバータなどからなる半導体接合４と、上記フリップフ
ロップ回路３の出力と上記半導体接合４の出力との論理
演算を行いその出力を上記ラッチ回路２の読出クロック
Ｃｒとして供給する論理演算回路５とを設けたものであ
る。

〔作　用〕

第２図は、第１図に示した構成の動作を説明するための
波形部であって、（ａ）図に示すクロックＣはフリップ
フロップ回路などの分周器３によって分周されてら）図
に示すごときマルチプレクサ１の選択クロックＣｓとし
て供給されるとともに、この選択クロックＣｓは半導体
接合４によってマルチプレクサ１における遅延に基づい
て予め設定された時間τを遅延された（Ｃ）図の波形Ｃ
τとして論理演算回路５に送られ、この論理演算回路５
で上記分周器３の出力Ｃｓと半導体接合４の出力Ｃτと
が論理演算される。

この論理演算回路５として、ＥＯＲ回路を用いた場合の
波形の例を同図（ｄ）−１に示したが、この場合にはこ
の論理演算回路５の出力をクロックＣの周波数と同一、
すなわち分周器３の出力である選択クロックＣｓの周波
数の２倍の周波数とすることができるので、第５図に示
した従来例におけると同様に、マルチプレクサ１に供給
する選択クロックＣｓの２倍の周波数のクロックをラッ
チ回路２の読出クロックＣｒとして供給することかでき
、マルチプレクサ１が２つの信号Ｄ□、Ｄ２を　。

多重化するために適用できる。なお、マルチプレクサの
人力信号の数が３〜４の場合には分周器３の出力をさら
に１／２分周する分周器を第５図に示した従来例のよう
に設け、入力信号の数が５〜８の場合にはさらに１／２
分周器を付加し、以下同様にこのような分周器の数を増
加して、これら分周器の出力を入力信号を選択するため
の上位桁を指定するために用いることによって多数の入
力信号を多重化することができる。

また、この論理演算回路５としてアンド回路、オア回路
を用いた場合のこの論理演算回路の出力を同図（ｄ）−
２、（ｄ）−３に示したが、これらの図は上記ＥＯＲ回
路を用いた場合の図（ｄ）−１におけると同様に分周器
３の出力である選択クロックＣｓとこの選択クロックＣ
ｓを半導体接合４により１／４周期遅延させた（Ｃ）図
に示した波形Ｃτを用いて論理演算を行った場合の例で
あり、上記半導体接合による遅延時間を選択することに
よって図示の例とは異なった読出クロックを得ることが
できる。

以上述べたような本発明の構成によれば、上記半導体接
合４と論理演算回路５とにおける遅延をマルチプレクサ
１における遅延を考慮して定めることにより、マルチプ
レクサ１とラッチ回路２とに印加されるクロックの位相
関係を所要の関係に維持することが容易に行われる。

〔実施例〕

第３図は本発明による一実施例のブロック図、第４図は
そのタイミングチャートであり、第３図においては第１
図に示した構成要素と同一の構成要素には第１図におけ
ると同一の符号を付して示した。

信号入力端子３１１〜３１４に入力された入力データＤ
１〜Ｄ４はそれぞれ位相分割器３２１〜３２４により互
いに位相が反転した信号として４人カー１出力として示
したマルチプレクサ１の信号入力端子に印加され、クロ
ック端子Ｃ１、Ｃ２に供給される選択クロックＣｓに基
づいて上記入力信号を順次選択して出力することによっ
て多重化し、データ出力端子から互いに反転した２つの
信号としてラッチ回路２にラッチする。

上記のマルチプレクサ１のクロック端子Ｃ１、Ｃ２へは
、クロック入力端子３５から位相分割器３６により分割
されて互いに位相が反転したクロックＣ，，Ｃがそれぞ
れフリップフロップ回路３．３９に印加され、フリップ
フロップ回路３により１／２分周された第４図（ａ）に
示したこのフリップフロップ回路３の出力Ｓ１を半導体
接合３７を介してマルチプレクサ１の下位桁選択のため
の選択クロックＣ１として供給し、さらにこのフリップ
フロップ回路３の出力をフリップフロップ回路３８によ
り１／２分周した第４図（Ｃ）の出力が上位桁選択のた
めの選択クロックとしてマルチプレクサ１の選択クロッ
ク端子Ｃ２に供給され、これによって入力信号Ｄ１〜Ｄ
４が選択されて同図（ｄ）に示すように順次出力され、
この多重化された信号はラッチ回路２にラッチされる。

一方、上記フリップフロップ回路３に印加されたクロッ
クを反転したクロックＣが印加されているフリップフロ
ップ回路３９の出力は１位相分割器３６によりフリップ
フロップ回路３より半周期遅れたクロックが供給されて
いるため、このフリップフロップ回路３の出力と半周期
ずれており。

これを半導体接合４によりさらに７４′の時間遅延して
第４図（ｅ）に示すような波形としてＥＯＲ回路５の一
方の入力端子に供給し、他方の入力端子に印加されてい
る前記マルチプレクサ１の下位桁選択クロックＣ１と論
理演算されて同図（ｆ）に示す出力を生成してラッチ回
路２に読出クロックＣｒとして印加され、この立ち下が
りによってこのラッチ回路から読出された信号は例えば
演算増幅器３３を経て多重化信号として出力される。

この実施例の構成によれば、フリップフロップ回路３お
よび３９は同一の構成を有するのでこれらフリップフロ
ップ回路により生ずる遅延時間および電源電圧の変動の
影響も実際上同一であるからこれらフリップフロップ回
路の出力は位相が反転しているだけで時間的に一致して
おり、上位桁を選択する選択クロックＣ２を出力するフ
リップフロップ回路３８の遅延に相当する遅延を得るた
めの半導体接合３７による遅延τ２とマルチプレクサ１
で生ずる遅延τ３との和に相当する遅延τ２＋τ３を前
記半導体接合４による遅延τ４′と論理演算回路５によ
る遅延τ５の和により得ることによってマルチプレクサ
１の選択クロックＣ１、Ｃ２とラッチ回路２の読出クロ
ックＣｒとの位相関係を所要の関係に維持することがで
き、特に全体を集積化した回路構成においてはこれらの
遅延時間を所定の値に保つことが容易である。

〔発明の効果〕

以上説明した本発明によれば、多重化を行うマルチプレ
クサへのクロックとラッチ回路に供給するクロックとの
位相を合せるために遅延時間を補償する回路として、動
作が安定で小形化できるとともに回路構成が容易な、特
に半導体集積回路として構成するに適した多重化回路が
得られる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は第１図の回
路の動作波形図、第３図は本発明による一実施例を示す
回路図、第４図は第３図の回路の動作波形図、第５図は
従来例の回路図、第６図は第５図の従来例の動作波形図
である。 ｌはマルチプレクサ、２はラッチ回路、３は分周器、４
は半導体接合、５は論理演算回路である。 斥千里　閏 第１図 しＩＬ部閏 第２図

Claims (1)

1. 【特許請求の範囲】 マルチプレクサ（１）と、このマルチプレクサの出力を
   ラッチするラッチ回路（２）とを備える信号多重化回路
   において、 クロックを分周して上記マルチプレクサの信号選択信号
   として供給するフリップフロップ回路（３）と、 このフリップフロップ回路の出力を遅延するための半導
   体接合（４）と、 上記フリップフロップ回路の出力と上記半導体接合の出
   力との論理演算出力を得て上記ラッチ回路の読出しクロ
   ックとして供給する論理演算回路（５）と、 を備えることを特徴とする信号多重化回路。