JPS6130122A - パラレル−シリアル変換回路 - Google Patents
パラレル−シリアル変換回路Info
- Publication number
- JPS6130122A JPS6130122A JP15121884A JP15121884A JPS6130122A JP S6130122 A JPS6130122 A JP S6130122A JP 15121884 A JP15121884 A JP 15121884A JP 15121884 A JP15121884 A JP 15121884A JP S6130122 A JPS6130122 A JP S6130122A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- shift
- serial
- output
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディスプレイ用信号源の走査巌信号生成回路
に係り、特処高速な走査森信号の生成忙好適なパラレル
−シリアル変換回路に関する。
に係り、特処高速な走査森信号の生成忙好適なパラレル
−シリアル変換回路に関する。
第１図は従来のパラレル−シリアル変換回路を示した図
である。シフトレジスタ１には、ノくラレル信号Ｐ、
Ｎ？、 ＠ シフト信号Ｓｓ□、ロード信号ＳＬを入力
する。ロード信号ＳＬがノーイレベルになりた時にシフ
ト信号ＳＳＸの立上りエツジに同期してシフトレジスタ
１にパラレル信号へ〜へを取込む。その後ロード信号Ｓ
Ｌがローレベルになるとシフトレジスタ１は、シフト信
号ＳＳＸの立上りエツジに同期して取込んだパラレル信
号Ａ ””’ ７’ａを八から順にシリアル信号ＳＳＸ
として出力する。第２図は、第１図のタイミングチャー
トである。（α）はシフト信号Ｓｓｘ＊（１）ｌはロー
ド信号Ｓｔ、（Ｃ１はシリアル信号ＳＳＸのタイミング
を示している。ロード信号ＳＬはシフ） Ｓｓｘ信号の
８周期に１度シフト信号の１周期（シフト信号ＳＳＸの
立下りから立下りまで）の間ハイレベルとなり他の期間
はローレベルとなる信号とする。ロード信号ＳＬがハイ
レベルにあるとき、シフト信号Ｓｓｘの立上りエツジで
シフトレジスタ１にパラレル信号Ｐ、〜へを取込み同時
にパラレル１ｇ号八を出力する。Ｉ２−ド信号ＳＬがロ
ーレベルのとき、シフト信号ｓｉｘの立上りエツジで１
つずつシフトさせシリアル信号Ｓ１ｊを出力させる。シ
フトレジスターはシフト信号の立上りエツジで動作する
ためシリアル信号ｓｉｘはシフト信号の１局期間（立上
りエツジから立上りエツジまで）レベルが一足である。
である。シフトレジスタ１には、ノくラレル信号Ｐ、
Ｎ？、 ＠ シフト信号Ｓｓ□、ロード信号ＳＬを入力
する。ロード信号ＳＬがノーイレベルになりた時にシフ
ト信号ＳＳＸの立上りエツジに同期してシフトレジスタ
１にパラレル信号へ〜へを取込む。その後ロード信号Ｓ
Ｌがローレベルになるとシフトレジスタ１は、シフト信
号ＳＳＸの立上りエツジに同期して取込んだパラレル信
号Ａ ””’ ７’ａを八から順にシリアル信号ＳＳＸ
として出力する。第２図は、第１図のタイミングチャー
トである。（α）はシフト信号Ｓｓｘ＊（１）ｌはロー
ド信号Ｓｔ、（Ｃ１はシリアル信号ＳＳＸのタイミング
を示している。ロード信号ＳＬはシフ） Ｓｓｘ信号の
８周期に１度シフト信号の１周期（シフト信号ＳＳＸの
立下りから立下りまで）の間ハイレベルとなり他の期間
はローレベルとなる信号とする。ロード信号ＳＬがハイ
レベルにあるとき、シフト信号Ｓｓｘの立上りエツジで
シフトレジスタ１にパラレル信号Ｐ、〜へを取込み同時
にパラレル１ｇ号八を出力する。Ｉ２−ド信号ＳＬがロ
ーレベルのとき、シフト信号ｓｉｘの立上りエツジで１
つずつシフトさせシリアル信号Ｓ１ｊを出力させる。シ
フトレジスターはシフト信号の立上りエツジで動作する
ためシリアル信号ｓｉｘはシフト信号の１局期間（立上
りエツジから立上りエツジまで）レベルが一足である。
従ってこの従来の回路を用いれば、シリアル信号ＳＳＸ
の最高繰返し周波数はシフト信号ｓｉｘの繰返し周波数
の半分となる。つまりシフトレジスターが動作可能なシ
フト信号ＳＳＸの繰返し周波数の上限なｆｉｘとすれｕ
ｊｘｘより高い繰返し周波数のシリアル信号ｓｉｘは
得られないという欠点を有していた。
の最高繰返し周波数はシフト信号ｓｉｘの繰返し周波数
の半分となる。つまりシフトレジスターが動作可能なシ
フト信号ＳＳＸの繰返し周波数の上限なｆｉｘとすれｕ
ｊｘｘより高い繰返し周波数のシリアル信号ｓｉｘは
得られないという欠点を有していた。
本発明の目的は、出力のシリアル信号の最高繰返し周波
数が、内部のシフトレジスタに入力するシフト信号の繰
返し周波数に等しいバ２レルーシリアル変換回路を提供
することにある。
数が、内部のシフトレジスタに入力するシフト信号の繰
返し周波数に等しいバ２レルーシリアル変換回路を提供
することにある。
従来のシフトレジスタを用いたパラレル−シリアル変換
回路の出力であるシリアル信号はシフト信号の１局期間
そのレベルが変動しな＾。
回路の出力であるシリアル信号はシフト信号の１局期間
そのレベルが変動しな＾。
これに対しシフト信号はその１周期間内にハイレベルと
ａ−レベルの期間が各１回ずつある。
ａ−レベルの期間が各１回ずつある。
従ってシフトレジスタを２個設け、パラレル信号をシリ
アル信号に変換したい順に交互に２つのシフトレジスタ
に分配し、各レジスタの出力をシフト信号のハイレベル
の期間とΩ−レベルの期間で選択しシリアル信号として
出力することにより、シリアル信号のレベルの変動しな
い期間をシフト信号の％周期間とし、シリアル信号の′
ＲＩｉｉ！Ｉ繰返し周波数をシフト信号の繰返し周波数
に等しくした。
アル信号に変換したい順に交互に２つのシフトレジスタ
に分配し、各レジスタの出力をシフト信号のハイレベル
の期間とΩ−レベルの期間で選択しシリアル信号として
出力することにより、シリアル信号のレベルの変動しな
い期間をシフト信号の％周期間とし、シリアル信号の′
ＲＩｉｉ！Ｉ繰返し周波数をシフト信号の繰返し周波数
に等しくした。
帛５図は１本発明の一実施例を、第４図はそのタイＺン
グチャートを示す。謳６図で、シフトレジスタ２．５に
は共九同−シフト信号Ｓｉｘと同一ロード信号ＳＬが入
力されている。シフトレジスタ５にはパラレル信号Ｐ１
〜へのうち奇数パラレル信号Ｐ８．＾、へ、７）？が入
力されており、シフトレジスタ２には、パラレル信号Ｐ
□〜へのうち偶数パラレル信号Ｐｇ ＊ Ｐ４＊ ７’
ｓ ＊八が入力され℃いる。シフトレジスタ２０出力Ｂ
はシフト４１号ＳＳＸと共にＡＮＩ）ゲート５の入力と
なっており、シフトレジスタ３の出力Ａは、インバーｆ
ｉ’：ｒ’−）４の出力と共にＡＮＩ）ゲート６の入力
となっている。インバータゲート４にはシフト信号ＳＳ
Ｘが入力されている。ＡＮＤゲート５゜ＡＮＤゲート６
の出力は共にＯＲゲート７０入力となっており、ＯＲゲ
ート７からシリアル信号ＳＳＸを取出す。ここでインバ
ータゲート４゜ＡＮＤグー ） ５．Ａ）ＩＤゲ−）
６．ＯＲゲート７で構成される部分を選択回路８とする
。以下纂３図及び第４図により原塩を説明する。シフト
レジスタ２，５には同一のシフト信号ＳＳＭを入力する
。またシフトレジスタ２ 、５ ＃’ＣＧ！Ｉｉｌ −
？ａミード号ＳＬを入力する。このロード信号ＳＬはシ
フト信号５ｓｉｒの４周期毎にシフト信゛号ＳＳＸの１
周期間（立下り工ｙンから立下りエツジまで）ハイレベ
ルとなり他はローレベルとなる信号である。ロード信号
ＳＬがハイレベルの期間にシフト６号ＳＳＩがローレベ
ルからハイレベルに変化すると・、その立上りエツジに
同期して、シフトレジスタ５には奇数パラレル信４ｊＰ
１．ｐ、。
グチャートを示す。謳６図で、シフトレジスタ２．５に
は共九同−シフト信号Ｓｉｘと同一ロード信号ＳＬが入
力されている。シフトレジスタ５にはパラレル信号Ｐ１
〜へのうち奇数パラレル信号Ｐ８．＾、へ、７）？が入
力されており、シフトレジスタ２には、パラレル信号Ｐ
□〜へのうち偶数パラレル信号Ｐｇ ＊ Ｐ４＊ ７’
ｓ ＊八が入力され℃いる。シフトレジスタ２０出力Ｂ
はシフト４１号ＳＳＸと共にＡＮＩ）ゲート５の入力と
なっており、シフトレジスタ３の出力Ａは、インバーｆ
ｉ’：ｒ’−）４の出力と共にＡＮＩ）ゲート６の入力
となっている。インバータゲート４にはシフト信号ＳＳ
Ｘが入力されている。ＡＮＤゲート５゜ＡＮＤゲート６
の出力は共にＯＲゲート７０入力となっており、ＯＲゲ
ート７からシリアル信号ＳＳＸを取出す。ここでインバ
ータゲート４゜ＡＮＤグー ） ５．Ａ）ＩＤゲ−）
６．ＯＲゲート７で構成される部分を選択回路８とする
。以下纂３図及び第４図により原塩を説明する。シフト
レジスタ２，５には同一のシフト信号ＳＳＭを入力する
。またシフトレジスタ２ 、５ ＃’ＣＧ！Ｉｉｌ −
？ａミード号ＳＬを入力する。このロード信号ＳＬはシ
フト信号５ｓｉｒの４周期毎にシフト信゛号ＳＳＸの１
周期間（立下り工ｙンから立下りエツジまで）ハイレベ
ルとなり他はローレベルとなる信号である。ロード信号
ＳＬがハイレベルの期間にシフト６号ＳＳＩがローレベ
ルからハイレベルに変化すると・、その立上りエツジに
同期して、シフトレジスタ５には奇数パラレル信４ｊＰ
１．ｐ、。
Ａ ＊ ＰＩが、シフトレジスタ２には偶数パラレル信
号Ｐｔ ＊ Ａ ｓ ７’ａ ｍ八がそれぞれ取込まれ
る。その後ロード信号ＳＬがローレベルになるとシフト
信号５１１１の立上りエツジに同期して、シフトレジス
タ３はり、八゛、＾、Ｐ、の顔に、又シフトレジスタ２
は八ｍ Ａ −Ｐ４− ｈの順にそれぞれと°り込んだ
信号を出力する。シフトレジスタ２の出力をＢ、シフト
レジスタ３の出力なＡとする。
号Ｐｔ ＊ Ａ ｓ ７’ａ ｍ八がそれぞれ取込まれ
る。その後ロード信号ＳＬがローレベルになるとシフト
信号５１１１の立上りエツジに同期して、シフトレジス
タ３はり、八゛、＾、Ｐ、の顔に、又シフトレジスタ２
は八ｍ Ａ −Ｐ４− ｈの順にそれぞれと°り込んだ
信号を出力する。シフトレジスタ２の出力をＢ、シフト
レジスタ３の出力なＡとする。
第４図のｔａ）〜絢にシフト信号ＳＩＩ ｓ ’−ド信
号ＳＬ、シフトレンスタ２の出力Ｂ、シフトレジスタ３
の出力Ａの時聞胸係を示す。ここでシフトレジスタ２と
シフトレジスタ３は向−シフト信号Ｓｓｘの立上りエツ
ジに同期して動作するため各出力ＡとＢでｈとＰ、 、
Ｐ、とＡ −ＰＲと八、八とへの信号は同じタイきン
グでそれぞれ出方される。そして出力Ａ、Ｂの信号が保
持される期間はシフト信号ＳＳＸの立上りエツジから次
の立上りエツジまでの１周期間でるる。それで選択回路
８で信号の保持され℃いる１周期間を２つに分割し、そ
の２つの期間の前半でシフトレジスタ２の出力Ｂを後半
でシフトレジスタ３の出力Ａをそれぞれ選択しへ〜へま
で願にシリアル信号ＳＳＸとし【出力する。選択回路８
はインバータゲート４．ＡＮＩ）ゲート５．６．ＯＲゲ
ート７から構成される。シフトレジスタ２の出力Ｂは、
シフト信号ＳｓＩと共にＡＮＤゲート５に入力され、シ
フト信号ｓａｇがハイレベルの期間出力される。又シフ
トレジスタ５の出力Ａ ｔ’！シフト信号Ｓｓｘを一度
インパータグート４を通して位相を１８０°ずらした信
号と共にＡＮＤゲート６に入力され、シフト信号ＳＩＸ
がローレベルの期間に出力される。そしてＡＮＤゲート
５，６の出力はＯＲゲート７で合成されシリアル信号Ｓ
ＳＸとして出力される。シリアル信号５ｓｉｒのタイミ
ングを第４図ｔｇ＋ｒｃ示す。以上よＱ明らかなように
シリアル信号ＳＳＸはシフト信号５３１の半周期を最小
単位としてレベルが変化する。つまりシフト信号ｓｉｘ
の繰返し周波数と、シリアル信号ｓｉｘの最高繰返し周
波数は等しいのである。
号ＳＬ、シフトレンスタ２の出力Ｂ、シフトレジスタ３
の出力Ａの時聞胸係を示す。ここでシフトレジスタ２と
シフトレジスタ３は向−シフト信号Ｓｓｘの立上りエツ
ジに同期して動作するため各出力ＡとＢでｈとＰ、 、
Ｐ、とＡ −ＰＲと八、八とへの信号は同じタイきン
グでそれぞれ出方される。そして出力Ａ、Ｂの信号が保
持される期間はシフト信号ＳＳＸの立上りエツジから次
の立上りエツジまでの１周期間でるる。それで選択回路
８で信号の保持され℃いる１周期間を２つに分割し、そ
の２つの期間の前半でシフトレジスタ２の出力Ｂを後半
でシフトレジスタ３の出力Ａをそれぞれ選択しへ〜へま
で願にシリアル信号ＳＳＸとし【出力する。選択回路８
はインバータゲート４．ＡＮＩ）ゲート５．６．ＯＲゲ
ート７から構成される。シフトレジスタ２の出力Ｂは、
シフト信号ＳｓＩと共にＡＮＤゲート５に入力され、シ
フト信号ｓａｇがハイレベルの期間出力される。又シフ
トレジスタ５の出力Ａ ｔ’！シフト信号Ｓｓｘを一度
インパータグート４を通して位相を１８０°ずらした信
号と共にＡＮＤゲート６に入力され、シフト信号ＳＩＸ
がローレベルの期間に出力される。そしてＡＮＤゲート
５，６の出力はＯＲゲート７で合成されシリアル信号Ｓ
ＳＸとして出力される。シリアル信号５ｓｉｒのタイミ
ングを第４図ｔｇ＋ｒｃ示す。以上よＱ明らかなように
シリアル信号ＳＳＸはシフト信号５３１の半周期を最小
単位としてレベルが変化する。つまりシフト信号ｓｉｘ
の繰返し周波数と、シリアル信号ｓｉｘの最高繰返し周
波数は等しいのである。
篤３図の回路によれば、シフトレジスタの動作可能なシ
フト信号の繰返し周波数の上限ｆｓｚに対し、シリアル
信号は最高繰返し周波数ｆｌｌまで出力可能である。
フト信号の繰返し周波数の上限ｆｓｚに対し、シリアル
信号は最高繰返し周波数ｆｌｌまで出力可能である。
＃！５図は第４図に示したタイミングチャートを各信号
量のタイゼングがより確実となるよう改良したタイミン
グチャートであり、纂６図はｍ５因のタイきングを実現
するための１回路例である。稟３図の回路と薦６図の回
路の構造上の違りは、纂６図では、シフトレジスタ５に
はシフト信号ＳＩＫが直接入力されるのではなく、イン
バータゲート１０を介して入力され℃いること１選択回
路８にはシフト信号５１１が入力されるのではなく、シ
フト信号ｓｉｘが遅延回Ｗ＆９を介して入力されている
ここである＠以下動作のｌ［ｌｉ！明を行なう。シフト
レジスタ２にはシフト信４ｊＳｘｘを、シフトレジスタ
３＃Ｃはインバータゲート１０を通してシフト信号ＳＪ
Ｊを反転したシフト信号ＳｓＩを各々入力する。又ロー
ド信号ＳＬはシフト信号ＳｓＩの４局期毎にシフト信号
ＳＳＺのハイレベル期間の中央で立上り次のハイレベル
期間の中央で立下る信号をシフトレジスタ２゜３に入力
する。ａ〜ド信号ＳＬがハイレベルにあるとき、シフト
レジスタ３はシフト信号ＳＳＺの立上りエツジに同期し
℃奇数パラレル信号量７゜／ｋ −Ｐａ＊ Ｐｔを取り
込み、−７７）レジスタ２はシフト信号ＳＳＸの立上り
エツジに同期し工偶数パラレル信号へａ Ｐ６＊ Ｐ４
ｍ Ｐｇを取込む。その後ロード信号Ｓ ｈがローレベ
ルになるとシフトレジスタ３はシフト信号ＳＳＸの立上
りエツジに同期して取込んだ奇数パラレル信号を順に出
力し、シフトレジスタ２はシフト信号ｓｉｘの立上りエ
ツジに同期して取込んだ偶数パラレル信号な順に出力す
る。しかしシフト信号５５１とシフト信号ＳＳＸは位相
が１８０°ずれているため、シフトレジスタ２０出力Ｂ
とシフトレジスタ５の出力Ａも位相がシフト信号ＳＳＸ
の位相１８０°に相当する量だけずれている。これらの
タイミングは第５図（ａｌ （Ａｌ （ｄｉ （ｇｌ
（ｊ）の通りでるる。次にシフトレジスタ２の出力Ｂと
シフトレジスタ６の出力Ａを選択して出力するのにシフ
ト信号ＳＳＸ又はシフト信号ＳＳＸを使用したのでは各
信号の切換えるタイきングが一散するため、ＩＮ：Ｊ作
余裕がなくなってしまう。それでシフト信号の位相を遅
延回路９で２７０°遅らせた信号を選択信号Ｓｃとして
選択回路８に入力する。選４Ｒ（ｉｔ号Ｓｃのハイレベ
ルはシフトレジスタ２の出力Ｂのデータが確足した期間
＃Ｃめり、＋１２−レベルはシフトレジスタ６の出力Ａ
のデータが確足した期間にあるため選択信号ＳＱのハイ
レベルでシフトレジスタ２の出力Ｂを、ｃｌ−レベルで
シフトレジスタ５の出力Ａを選択しシリアル信号ＳＩＸ
として出方すれは、動作余裕が生まれる。
量のタイゼングがより確実となるよう改良したタイミン
グチャートであり、纂６図はｍ５因のタイきングを実現
するための１回路例である。稟３図の回路と薦６図の回
路の構造上の違りは、纂６図では、シフトレジスタ５に
はシフト信号ＳＩＫが直接入力されるのではなく、イン
バータゲート１０を介して入力され℃いること１選択回
路８にはシフト信号５１１が入力されるのではなく、シ
フト信号ｓｉｘが遅延回Ｗ＆９を介して入力されている
ここである＠以下動作のｌ［ｌｉ！明を行なう。シフト
レジスタ２にはシフト信４ｊＳｘｘを、シフトレジスタ
３＃Ｃはインバータゲート１０を通してシフト信号ＳＪ
Ｊを反転したシフト信号ＳｓＩを各々入力する。又ロー
ド信号ＳＬはシフト信号ＳｓＩの４局期毎にシフト信号
ＳＳＺのハイレベル期間の中央で立上り次のハイレベル
期間の中央で立下る信号をシフトレジスタ２゜３に入力
する。ａ〜ド信号ＳＬがハイレベルにあるとき、シフト
レジスタ３はシフト信号ＳＳＺの立上りエツジに同期し
℃奇数パラレル信号量７゜／ｋ −Ｐａ＊ Ｐｔを取り
込み、−７７）レジスタ２はシフト信号ＳＳＸの立上り
エツジに同期し工偶数パラレル信号へａ Ｐ６＊ Ｐ４
ｍ Ｐｇを取込む。その後ロード信号Ｓ ｈがローレベ
ルになるとシフトレジスタ３はシフト信号ＳＳＸの立上
りエツジに同期して取込んだ奇数パラレル信号を順に出
力し、シフトレジスタ２はシフト信号ｓｉｘの立上りエ
ツジに同期して取込んだ偶数パラレル信号な順に出力す
る。しかしシフト信号５５１とシフト信号ＳＳＸは位相
が１８０°ずれているため、シフトレジスタ２０出力Ｂ
とシフトレジスタ５の出力Ａも位相がシフト信号ＳＳＸ
の位相１８０°に相当する量だけずれている。これらの
タイミングは第５図（ａｌ （Ａｌ （ｄｉ （ｇｌ
（ｊ）の通りでるる。次にシフトレジスタ２の出力Ｂと
シフトレジスタ６の出力Ａを選択して出力するのにシフ
ト信号ＳＳＸ又はシフト信号ＳＳＸを使用したのでは各
信号の切換えるタイきングが一散するため、ＩＮ：Ｊ作
余裕がなくなってしまう。それでシフト信号の位相を遅
延回路９で２７０°遅らせた信号を選択信号Ｓｃとして
選択回路８に入力する。選４Ｒ（ｉｔ号Ｓｃのハイレベ
ルはシフトレジスタ２の出力Ｂのデータが確足した期間
＃Ｃめり、＋１２−レベルはシフトレジスタ６の出力Ａ
のデータが確足した期間にあるため選択信号ＳＱのハイ
レベルでシフトレジスタ２の出力Ｂを、ｃｌ−レベルで
シフトレジスタ５の出力Ａを選択しシリアル信号ＳＩＸ
として出方すれは、動作余裕が生まれる。
凧７図は、本発明の原理を拡張して、シフトレジスタを
Ｎ個使用した場合の笑施狗である。
Ｎ個使用した場合の笑施狗である。
シフトレジスタ１１（１７〜１１ （Ｎ）の入力パラレ
ル信号は論７図では各４本であるが一般にｍ本としても
かまわない。シフトレジスタ１１ｉ１）〜１１ （Ｎ）
からはシフト信号ｓｉｘの立上りエツジに同期して一斉
に取込んだパラレル信号が出力される。
ル信号は論７図では各４本であるが一般にｍ本としても
かまわない。シフトレジスタ１１ｉ１）〜１１ （Ｎ）
からはシフト信号ｓｉｘの立上りエツジに同期して一斉
に取込んだパラレル信号が出力される。
これらの出力は、シフト信号ＳＫＨの１周期間レベルが
変動しないため最高繰返し周波数はシフト信号ＳＸＸの
繰返し周波数のにとなり又いる。
変動しないため最高繰返し周波数はシフト信号ＳＸＸの
繰返し周波数のにとなり又いる。
それでこれらの出力の１シフト分（シフト信号５５１の
１局期閲〕をＡＮＤゲート１５ （１１〜１５（＃）と
ＯＲゲート７でＮ個の期間に切換えてシリアル信号ＳＩ
Ｘとして出力すれば、シリアル信号ｓａｇの最高繰返し
周波数はシフト信号ＳＳＸのち倍となる。従って必要な
高速シリアル信号ＳＳＸを得るためにシフトレジスタ１
１（１）〜１１（Ｎ）ｃｉ求される高速動作の条件は緩
和される。ただし。
１局期閲〕をＡＮＤゲート１５ （１１〜１５（＃）と
ＯＲゲート７でＮ個の期間に切換えてシリアル信号ＳＩ
Ｘとして出力すれば、シリアル信号ｓａｇの最高繰返し
周波数はシフト信号ＳＳＸのち倍となる。従って必要な
高速シリアル信号ＳＳＸを得るためにシフトレジスタ１
１（１）〜１１（Ｎ）ｃｉ求される高速動作の条件は緩
和される。ただし。
纂３図、纂６図の回路のようにシフト信号ｓｉｘ又を工
その位相をずらした信号を利用してシフトレジスタの出
力を選択することができないため。
その位相をずらした信号を利用してシフトレジスタの出
力を選択することができないため。
新たにデコーダ回路１２を設けて、高速（シリアル信号
ＳＳＸと同等〕のデコード信号を選択信号として各ＡＮ
Ｄゲート１ミ１）〜１５（Ｎ）に供給する必要かめる。
ＳＳＸと同等〕のデコード信号を選択信号として各ＡＮ
Ｄゲート１ミ１）〜１５（Ｎ）に供給する必要かめる。
本発明によれば、シリアル信号の最高繰返し周波数がシ
フト信号の繰返し周波数に等しいため、シフトレジスタ
が動作可能なシフト信号の上限周波数なｊｓｘとすれば
、シリアル信号の最高繰返し周波数も１８１となり、同
一シフトレジスタを用いて従来の２倍の繰返し周波数の
シリアル信号を出力す・ることができるという効果かめ
る。また逆Ｉ／ｃ目的とされる破大Ｈ４返し周波数のシ
リアル信号を得るために必要なシフト信号の繰返し周波
数が４となり、シフトレジスタに求められる高速動作の
条件が緩和されるという効果かある。
フト信号の繰返し周波数に等しいため、シフトレジスタ
が動作可能なシフト信号の上限周波数なｊｓｘとすれば
、シリアル信号の最高繰返し周波数も１８１となり、同
一シフトレジスタを用いて従来の２倍の繰返し周波数の
シリアル信号を出力す・ることができるという効果かめ
る。また逆Ｉ／ｃ目的とされる破大Ｈ４返し周波数のシ
リアル信号を得るために必要なシフト信号の繰返し周波
数が４となり、シフトレジスタに求められる高速動作の
条件が緩和されるという効果かある。
ｊｉ！１図は従来のパラレル−シリアル変換回路を示す
グロック図、稟２図は巣１図のタイムチャートを示す波
形図、Ｎ、ｓ図は本発明の一実施例の回＃＆図、第４Ｂ
Ｊは患３図のタイミングチャートを示す波形因、落５図
は第４図のタイミンクを改良した回路のタイミ・ングチ
ャートｉｋ 示を成形図、第６図はｍ５図を実現するた
めの実施、例を示す回路図、第７因は本発明の原理を拡
張した回路の実施例を示す回路図である。 ’ｓ２＊３ｓ１１・・・シフトレジスタ４．１０−・・
インバータ ５．６．１６・・・ＡＮＩ）ゲート ７・・・ＯＲゲート ８・・・選択回路 ９・・・遅延回路 １２・・・デコーダ 喘１ 図 劉２図 （／Ｉ （［ 第３７ シン ロ− 第４［ｉ２］ 第５１ （Ｉ）す７）ｉごりｙ ＰＩ Ｐｔ ＰＩ
Ｐｔ Ｐ６ Ｐｓ ／’４ Ｐｓ
Ｐｚ ｆｔ第６図
グロック図、稟２図は巣１図のタイムチャートを示す波
形図、Ｎ、ｓ図は本発明の一実施例の回＃＆図、第４Ｂ
Ｊは患３図のタイミングチャートを示す波形因、落５図
は第４図のタイミンクを改良した回路のタイミ・ングチ
ャートｉｋ 示を成形図、第６図はｍ５図を実現するた
めの実施、例を示す回路図、第７因は本発明の原理を拡
張した回路の実施例を示す回路図である。 ’ｓ２＊３ｓ１１・・・シフトレジスタ４．１０−・・
インバータ ５．６．１６・・・ＡＮＩ）ゲート ７・・・ＯＲゲート ８・・・選択回路 ９・・・遅延回路 １２・・・デコーダ 喘１ 図 劉２図 （／Ｉ （［ 第３７ シン ロ− 第４［ｉ２］ 第５１ （Ｉ）す７）ｉごりｙ ＰＩ Ｐｔ ＰＩ
Ｐｔ Ｐ６ Ｐｓ ／’４ Ｐｓ
Ｐｚ ｆｔ第６図
Claims (1)
- シフト信号、ロード信号を入力とするシフトレジスタを
用い、パラレル信号をシリアル信号に変換するパラレル
−シリアル変換回路において、前記シフト信号を１／ｎ
倍（ｎは２以上の整数）の周波数としたシフト信号と、
前記ロード信号と同一周波数のロード信号を入力とする
シフトレジスタをｎ個設け、それぞれのシフトレジスタ
の出力を、入力シフト信号のタイミングで切り換えて出
力・合成しシリアル信号としたことを特徴とするパラレ
ル−シリアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15121884A JPS6130122A (ja) | 1984-07-23 | 1984-07-23 | パラレル−シリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15121884A JPS6130122A (ja) | 1984-07-23 | 1984-07-23 | パラレル−シリアル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130122A true JPS6130122A (ja) | 1986-02-12 |
Family
ID=15513823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15121884A Pending JPS6130122A (ja) | 1984-07-23 | 1984-07-23 | パラレル−シリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472218A (en) * | 1986-09-02 | 1989-03-17 | Us Energy | Digital type programmable signal generator and signal generation therefor |
| US7245239B2 (en) | 2005-01-14 | 2007-07-17 | Infineon Technologies Ag | Synchronous parallel/serial converter |
-
1984
- 1984-07-23 JP JP15121884A patent/JPS6130122A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472218A (en) * | 1986-09-02 | 1989-03-17 | Us Energy | Digital type programmable signal generator and signal generation therefor |
| US7245239B2 (en) | 2005-01-14 | 2007-07-17 | Infineon Technologies Ag | Synchronous parallel/serial converter |
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