JPS63128642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63128642A JPS63128642A JP61274764A JP27476486A JPS63128642A JP S63128642 A JPS63128642 A JP S63128642A JP 61274764 A JP61274764 A JP 61274764A JP 27476486 A JP27476486 A JP 27476486A JP S63128642 A JPS63128642 A JP S63128642A
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- Japan
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- oxide film
- groove
- well
- mask
- semiconductor substrate
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- Pending
Links
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来の半導体装置、特に第１導電型半導体基板力に第２
導電型ウエルを形成する半導体装置の製造方法は、公知
の如く、ウェル分離のための溝を形成した後に、ウェル
を形成していた。
導電型ウエルを形成する半導体装置の製造方法は、公知
の如く、ウェル分離のための溝を形成した後に、ウェル
を形成していた。
しかし、前生の従来技術ではレジストパターンをマスク
にイオン注入しウェルを形成するため、マスク合わせの
余裕を見込んで、分離のための溝の幅はある程度広くし
なければならず、そのことが素子の高度な微細化を妨げ
る要因となっていた。
にイオン注入しウェルを形成するため、マスク合わせの
余裕を見込んで、分離のための溝の幅はある程度広くし
なければならず、そのことが素子の高度な微細化を妨げ
る要因となっていた。
そこで本発明はこのような問題点を解決するもので、そ
の目的とすることは、ウェル形成後セル７アラインでウ
ェル分離用溝を形成することで、溝幅を縮少し、素子の
高度な微細化を容易にする半導体装置の裂遣方法ｔ−提
供することにある。
の目的とすることは、ウェル形成後セル７アラインでウ
ェル分離用溝を形成することで、溝幅を縮少し、素子の
高度な微細化を容易にする半導体装置の裂遣方法ｔ−提
供することにある。
本発明の半導体装置の製造方法は、第１導電型半導体基
板内に第２導電型ウエルを形成する半導体装置において
、ウェルに対してセル７アラインでウェル分離用溝を形
成すること’ｔ％倣とする。
板内に第２導電型ウエルを形成する半導体装置において
、ウェルに対してセル７アラインでウェル分離用溝を形
成すること’ｔ％倣とする。
以下第１図（ａ）〜（１））により詳細に実施例を説明
する。
する。
工程１・・・第１図（ａ）
Ｐ型半導体基板１０１上に第１の酸化膜１０２を５００
０〜７０００に化学的気相成長法で形成し、レジストパ
ターンをマスクに前記第１の酸化膜の一部をエツチング
によシ除去する。次に窒化膜を３０００〜６０００Ａ化
学的気相成長法で形成し之後に、リアクティブイオンで
全面エツチングすることで前記第１の酸化膜１０２の側
壁に窒化膜１０３を形成する。次に前記第１の酸化膜１
０２、窒化ｇ１０３をマスクにＮ型不純物１０４をイオ
ン住人する。
０〜７０００に化学的気相成長法で形成し、レジストパ
ターンをマスクに前記第１の酸化膜の一部をエツチング
によシ除去する。次に窒化膜を３０００〜６０００Ａ化
学的気相成長法で形成し之後に、リアクティブイオンで
全面エツチングすることで前記第１の酸化膜１０２の側
壁に窒化膜１０３を形成する。次に前記第１の酸化膜１
０２、窒化ｇ１０３をマスクにＮ型不純物１０４をイオ
ン住人する。
工程２・・・第１図（１））
前記＠１の酸化膜１０２、窒化膜１０３をマスクに前記
半導体基板の一部に熱酸化法で選択的に第２の酸化膜１
０５ｔ−３０００〜５０００Ａ形成（尚、この時第１の
酸化膜１０２も１０００〜２０００Ｘ膜厚は増加する。
半導体基板の一部に熱酸化法で選択的に第２の酸化膜１
０５ｔ−３０００〜５０００Ａ形成（尚、この時第１の
酸化膜１０２も１０００〜２０００Ｘ膜厚は増加する。
）
工程３・・・第１図（Ｃ）
Ｉ！ｉＩ記窒化膜１０３を熱リン酸で除去した後、前記
第１の酸化膜１０２、第２の酸化［１０５を、マスクに
前記半導体基板１０１の一部をリアクティブイオンでエ
ツチングしウェル分離用溝１ｏ６ｔ″２〜４μ形成する
。
第１の酸化膜１０２、第２の酸化［１０５を、マスクに
前記半導体基板１０１の一部をリアクティブイオンでエ
ツチングしウェル分離用溝１ｏ６ｔ″２〜４μ形成する
。
工程４・・・第１図（ｄ）
熱酸化法によシ前記１１１１１ｏ６内部に２００〜３０
０Ａの第３の酸化膜１０７を形成した後、全面に多結晶
シリコン１０８ｔ−化学的気相成長法で３〜５μ形成し
、エッチパックにょシ溝１０６外部の多結晶シリコン１
０８を除去する。
０Ａの第３の酸化膜１０７を形成した後、全面に多結晶
シリコン１０８ｔ−化学的気相成長法で３〜５μ形成し
、エッチパックにょシ溝１０６外部の多結晶シリコン１
０８を除去する。
工程５・・・第１図（θ）
１０００Ｃ〜ｌ１００Ｃでドライブインすることにより
１〜３μの深さのＮウェル１０９′ｌｋ形成する。
１〜３μの深さのＮウェル１０９′ｌｋ形成する。
以上述べたように発明によれば、ウェルに対してセル７
アラインでウェル分離用溝が形成できるため、溝幅を縮
少することができる。これにょシ高度の微細化を容易に
行なえるという効果を有する。
アラインでウェル分離用溝が形成できるため、溝幅を縮
少することができる。これにょシ高度の微細化を容易に
行なえるという効果を有する。
ａＩＪ１図（ａ）〜（６）は本発明の半導体装置の製造
工程を表わす主要断面図。 １０１・・・・・・Ｐ型半導体基板 １０２・・・・・・第１の酸化膜 １０３・・・・・・窒化膜 １０４・・・・・・Ｎ型不純物 １０５・・・・・・第２の酸化膜 １０６・・・・・・（ウェル分離用）溝１０７・・・・
・・第３の酸化膜 １０８・・・・・・多結晶シリコン １０９・・・・・・Ｎウェル 以 上
工程を表わす主要断面図。 １０１・・・・・・Ｐ型半導体基板 １０２・・・・・・第１の酸化膜 １０３・・・・・・窒化膜 １０４・・・・・・Ｎ型不純物 １０５・・・・・・第２の酸化膜 １０６・・・・・・（ウェル分離用）溝１０７・・・・
・・第３の酸化膜 １０８・・・・・・多結晶シリコン １０９・・・・・・Ｎウェル 以 上
Claims (1)
- 第１導電型半導体基板内に第２導電型ウェルを形成す
る半導体装置において、前記ウェルに対してセルフアラ
インでウェル分離用溝を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274764A JPS63128642A (ja) | 1986-11-18 | 1986-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274764A JPS63128642A (ja) | 1986-11-18 | 1986-11-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63128642A true JPS63128642A (ja) | 1988-06-01 |
Family
ID=17546249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274764A Pending JPS63128642A (ja) | 1986-11-18 | 1986-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323649A (ja) * | 1989-06-21 | 1991-01-31 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| KR970053410A (ko) * | 1995-12-22 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
-
1986
- 1986-11-18 JP JP61274764A patent/JPS63128642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323649A (ja) * | 1989-06-21 | 1991-01-31 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| KR970053410A (ko) * | 1995-12-22 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
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