JPH04162135A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置に関し、特にストアード・プ
ログラム制御により、サブルーチン呼圧しや割込処理に
おいて戻り番地を記憶するスタックメモリを備えた構成
のデータ処理装置に関する。

口従来の技術〕 ストアード・プログラム制御のデータ処理装置としては
、マイクロコンピュータが知られており、メモリに記憶
させるプログラムにより各種の機能を実現できることか
ら、各種の機器で応用されている。

コノマイクロフンピユータは、当初は電卓ヤタイマーな
ど、計算やデータ処理を行なう機器から利用が始ったが
、近年、自動車のエンジンやブレーキの制御、さらには
ＶＴＲのサーボモータ制御など、高速で動作するものの
状態を検知してその動作を制御する信号を発生する機器
にも利用されている。

これらのリアルタイムで処理を行なう応用では、高速で
処理が行なえるマイクロコンピュータが望まれており、
特に、外部の変化を素速く検知してブロクラム処理を切
換える、割込処理の応答速度が重視されている。

従来のデータ処理装置の一例について、第６図に示され
たブロック図を参照して説明する。

このデータ処理装置は、プロクラムカウンタ鴬の値をプ
ログラムのアドレスとしてアドレスバス１３０に出力し
てメインメモリー１０から命令語を読み出し、データバ
ス１２０．データータハス３０を経由して命令レジスタ
４０に取込んで、命令の解釈ならびに処理を行っている
。

割込処理は、このデータ処理装置（マイクロフンピユー
タ）に割込コントレーラ１４０を接続し、割込コントロ
ーラー４０で割込信号の発生を検知して制御部１０Ａの
割込要求端子（ＩＮＴ）に信号を入力することによって
実現している。この制御としては、割込処理のプログラ
ムを実行した後で、割込を受は付けた以前のプログラム
処理を再開する必要があるため、サブルーチンの呼出し
と同様な処理を行なっている。

つまり、割込の受は付けにて、実行中のプログラムのア
ドレス値であるプログラムカウンタ２の値をスタックメ
モリｌに待避させたあと、プロクラムカウンタ３に割込
処理プログラムのアドレス値を設定し、割込処理プログ
ラムの実行を開始する。さらに、割込処理が終った時に
は、リターン命令を実行して、待避させておいたプログ
ラムのアドレス値をスタックメモリ１からプログラムカ
ウンタ３に復帰させて、中断したプログラム処理を再開
させる。

ここで、スタックメモリ１は、最後に書込んだデータが
最初に読み出される構造のメモリで、スタックポインタ
２によってこのスタックメモリ１のアドレスを指定し、
スタックメモリｌに対するデータの書込みまたは読み出
しに連動して、スタックポインタ２をインクリメントも
しくはデクリメントさせる。

また、スタックメモリ１のデータ幅は８ビツト（以下１
バイトという）であり、プログラムカウンタ３のデータ
幅は１６ビツト　（２バイト）となっている。

〔発明が解決しようとする課題〕

上述した従来のデータ処理装置は、データ幅１バイトの
スタックメモリｌと、データ幅２バイトのプログラムカ
ウンタ３とを備え、サブルーチンノ呼出しや割込処理の
たびにスタックメモリｌをアクセスする構成となってい
るので、プログラムカウンタ３の値の待避と復帰でスタ
ックメモリ１に対するメモリ・アクセスヘマし、処理時
間が増大するという問題点がある。つまり、サブルーチ
ンヲ例に説明すると、スタックメモリ１のデータ幅は１
バイトであり、プログラムカウンタ３が２バイトである
ため、サブルーチンの呼比しでは、呼出し命令を判断す
るために１バイト、さらに分岐先アドレスを得るため２
ハイドの命令フェッチと、プログラムカウンタ３の値を
待避するため２ハイトノメモリ書込みがあり、サブルー
チンがらの復帰では、リターン命令を判断するため１バ
イトの命令フェッチとプログラムカウンタ３の値を復帰
させるため２バイトのメモリ読み出しがある。

従って、スタックメモリ１に対するアクセスが、命令フ
ェッチと同じ回数となる。

ストアーＦ・プログラム制御のデータ処理装置では、メ
モリ・アクセスの速度によって、処理能力が支配される
ことが知られており、前述のメモリ・アクセスを減らす
手８望まれている。特にリアルタイムで制御を行なう応
用では、頻繁に割込が発生するため、スタックメモリに
対するアクセスを減少できれば、トータルでの処理能力
を上げることが可能になる。

本発明の目的は、サブルーチンの呼出しや割込処理にお
ける、スタックメモリへのアクセスを減少させ、処理能
力を上げることができるデータ処理装置を提供すること
にある。

５課題を解決するための手段〕 本発明のデータ処理装置は、メインメモリのアドレスを
指定するためのプログラムカウンタと、サブルーチンの
呼出し及び割込処理を含む分岐処理に入るとき前記プロ
グラムカウンタに保持されている前記分岐処理の戻り番
地を格納し、前記分岐処理から分岐前の処理に戻るとき
格納されている戻り番地を前記プログラムカウンタべ供
給するスタックメモリとを有するデータ処理装置におい
て、前記プログラムカウンタと前記スタックメモリとの
間に、前記プログラムカウンタからの戻り番地の保持及
びこの保持された戻り番地の前記スタックメモリへの伝
達、並びに前記スタックメモリからの戻り番地の保持及
びこの保持された戻り番地の前記プログラムカウンタべ
の伝達を行うバッファレジスタを設け、かつこのバッフ
ァレジスタと前記プログラムカウンタ及びスタックメモ
リとの間の前記戻り番地の伝達を制御する制御論理回路
を設けて構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

この実施例は、スタックポインタ２により指定されたア
ドレスに、サブルーチンの呼出しや割込処理における戻
り番地を格納するスタックメモリ１と、メインメモリの
アドレスを指定するためのアドレステータを格納するプ
ログラムカウンタ３と、スタックメモリ１とプログラム
カウンタ３との間に２段に設けられ、プログラムカウン
タ３からの戻り番地の保持及びこの保持された戻り番地
のスタックメモリｌへの伝達、並びにスタックメモリ１
からの戻り番地の保持及びこの保持された戻り番地のプ
ログラムカウンタ３への伝達を行うバッファレジスタ４
Ａ＋　　４Ｂと、バッファレジスタ４Ａに有効な戻り番
地が保持されているか否かを示スバッファステータスフ
ラグを格納するバッファステータスフラグレジスタ５と
、バッファレジスタ４Ｂに有効な戻り番地が保持されて
いるか否かを示すバッファステータスフラグを格納する
バッファステータスフラグレジスタ６と、バッファレジ
スタ４Ｂからの戻り番地を何個スタックメモリ１に格納
したかを示すデータを格納するスタックカウンタ回路７
と、制御部１０に従い、バッファステータスフラグレジ
スタ５．６及びスタックカウンタ回路７に格納されてい
るデータを参照してバッファレジスタ４Ａ、４１１とプ
ログラムカウンタ３及びスタックメモリｌとの間の戻り
番地の伝達を制御する制御論理回路８とを有する構成と
なっている。

次に、この実施例を動作について説明する。

第２図はこの実施例の動作状態を説明するための状態遷
移図であり、次に示すような６種類の状態がある。

第１の状態は、初期化（第２図中ではＲＥＳＥＴで表示
している）された直後で、−バッファステータスフラグ
５（第２図中ＢＵＦＡで表示している）とバッファステ
ータスフラグ６（第２図中ＥＵＦＢで表示している）が
共に空（第２−中ではＥｍｐで表示している）であるこ
とを示し、スタックカウンタ回路７（第２図中５ＴＡＣ
Ｋで表示している）がバッファレジスタ４ａ、　　４ｉ
＋の値を全くスタックメモリ１に格納していないことを
示す状態で、第２図中ステートＡと表示している。

第２Ｎの状態は、初期化の後でサブルーチンもしくは割
込処理が呼出された（第２図中ではＣＡＬＬで表示して
いる）後で、バッファステータスフラグ５が有効データ
ありを示し、バッファステータスフラグ６が空を示し、
スタックカウンタ回路７がバッファレジスタ４Ａ、４．
の値を全くスタックメモリ１に格納していないことを示
す状態で、第２図中ステー）Ｂと表示している。

第３１５１の状態は、バッファレジスタ４Ａ、４Ｂが　
／全て空の状態であるため、スタックメモリ１がら戻り
番地を書き戻した（第２図中ではＰＯＰで表示している
）状態で、バッファステータスフラグ５が有効データあ
りになって、バッファステータスフラグ６が空のままで
、スタックカウンタ回路７がバッファレジスタ４ａ、４
ａの値のうち１語がスタックメモリ１に記憶されている
ことを示す状態で、第２図中ステートＣと表示している
。

第４の状態は、第２の状態でサブルーチンもしくは割込
処理が呼出された後で、バッファステータスフラッグ５
及びバッファステータスフラグ６ともに有効データあり
となり、スタックカウンタ回路７がバッファレジスタ４
Ａ、４Ｂの値を全くスタックメモリ１に記憶していない
ことを示す状態で、第２図中ステートＤと表示している
。

第５の状態は、第２の状態からバッファレジスタ４Ｂが
空であるためスタックメモリ１かう戻す番地を読み出し
、もしくは、第４の状態からバッファレジスタ４Ｂの値
を戻るべき番地として格納した（第２図中ではＰＵＳＨ
で表示している）後で、バッファステータスフラグ５及
びバッファステータスフラグ６ともに有効データありと
なり、スタックカウンタ回路７がバッファレジスタ４Ａ
＋４Ｂの値のうち１語をスタックメモリ１に記憶させた
ことを示す状態で、第２図中ステートＥと表示している
。

第６の状態は、バッファレジスタ４Ｂが空の状態である
ため、さらにスタックメモリ１かう戻す番地を書き戻し
た状態で、バッファステータスフラグ５及びバッファス
テータスフラグ６ともに有効データありとなり、スタッ
クカウンタ回路７がバッファレジスタ４Ａ、４ｍの値２
語を共にスタックメモリｌに記憶させたことを示す状態
で、第２図中ステー）Ｆと表示している。

ここで、この実施例では、バッファレジスタ４Ａ、４Ｂ
ともに有効データがありその値を全くスタックメモリ１
に格納していない場合にはバッファレジスタ４Ａ、４Ｂ
からスタックメモリｌに転送し、バッファレジスタ４Ａ
もしくはバッファレジスタ４３が空である場合にはスタ
ックメモリ１がら空のバッファレジスタに転送する制御
論理を採用している。上述の制御論理によって、第２図
に示す状態遷移が実現されている。

以下、この実施例の詳細な動作について、第３図の具体
的な回路例を参照しながら説明する。

第３図において、番号ｌから７までは第１図に示された
スタックメモリ１からスタックカウンタ回路７までと対
応し、その他の部分が制御論理回路８と対応する。

セットリセット・フリップフロップで構成された第１の
バッファステータスフラグレジスタ５は、セット状態で
バッファレジスタ４Ａに戻り番地として有効データが記
憶されていることを示し、リセット状態で有効データが
記憶されていない、つまり空であることを示す。このバ
ッファステータスフラグレジスタ５は、自身がリセット
状態に有る時のスタックメモリ１からの読み出しと、サ
ブルーチンの呼出しもしくは割込処理の起動でセットさ
れ、システムの初期化（ＲＥＳＥＴ）と、バッファレジ
スタ４Ｂが空の状態におけるザブルーチンもしくは割込
からの復帰命令を実行した時にリセットさｈ、その状態
信号をバッファステータスフラグＡとして出力する。

セットリセット・フリップフロップで構成された第２の
バッファステータスフラグレジスタ６は、セット状態で
バッファレジスタ４Ｂに戻り番地として有効データが記
憶されていることを示し、リセットセット状態で空であ
ることを示す。このバッファステータスフラグレジスタ
６は、バッファレジスタ４Ａに有効データがある時のス
タックメモリｌからの読み出しと、バッファレジスタ４
Ａに有効データがある時のサブルーチンの呼出しもしく
は割込処理の起動でセットされ、システムの初期化と、
サブレーチンもしくは割込からの復帰命令を実行した時
にリセットされる。

スタックカウンタ７１は、バッファレジスタ４Ａ、４．
の値を何語スタックメモリｌに格納したかを示し、シス
テムの初期化で°″０″にクリアーされ、スタックメモ
リ１に対する書込みもしくは読み出しにてインクリメン
トし、バッファレジスタ４Ａ、４Ｂともに有効データが
ある時のサブルーチンの呼比しもしくは割込処理の起動
と、自身のカウント値“２″である時もしくはカウント
値が“１”でバッファレジスタ４Ｂが空である時のサブ
ルーチンおよび割込からの復帰命令の実行によりディク
リメントされる。

テコーダ７２は、スタックカウンタ７１の値を解読して
、何語のデータがスタックメモリｌに格納されているか
の信号を制御論理回路８の各部に供給する。

論理ゲートＧ８は、バッファレジスタ４Ａ、４Ｂともに
空の状態でサブルーチンもしくは割込からの復帰命令（
図中ＲＥＴで表示している）を実行しようとする動作を
検知する回路で、この出力をマイクロコンピュータの制
御部ｌＯにも伝えて、復帰命令の実行を保留させる。

論理ゲートＧ９は、バッファレジスタ４Ａ＋　　４ａと
もに有効データであり、さらにこれらの値を全くスタッ
クメモリ１に格納していない状態にて、サブルーチンの
呼出しもしくは割込処理の起動をしようとする動作を検
知する回路で、この出力をマイクロコンピュータの制御
部１０にも伝えて、前述の動作を保留させる６ 論理ゲー）Ｇｌ　８．ＧＩ　Ｏは、スタックメモリｌか
らバッファレジスタ４Ａ、４□に戻り番地のデータを読
み出す条件を判断し、マイクロコンピュータ命令処理の
ためにメインメモリ１１０をアクセスしてないことを反
転回路ＩＶＩから得て、バッファレジスタ４Ａ又はバッ
ファレジスタ４Ｂのいずれかが空の状態ならば、スタッ
クメモリ１からの読み出し動作（図中ＰＯＰと表示して
いる）を起動させる。

論理ゲー）ＧＩＩは、ノぐッファレジスタ４Ａ。

４Ｂからスタックメモリ１に戻り番地のデータを格納す
る条件を判断し、バッファレジスタ４　Ａ　ｒ４Ｂとも
に有効データがありマイクロコンピュータが命令処理の
ためにメインメモリ１１０をアクセスしてない時に、ス
タックメモリ１に対する書込み動作（図中Ｆ’ＵＳＨと
表示している）を起動させる。

バッファレジスタ４Ａ、４Ｂには、以下に示す５種類の
動作がある。

（１）サブルーチンの呼出しや割込処理の起動（図中Ｃ
ＡＬ、Ｌで表示している）において、論理ゲートＧ９で
ＣＡＬＬを保留すべきと判断されなかったナラば、バッ
ファレジスタ４Ａの値をバッファレジスタ４Ｂに転送す
るとともにプログラムカウンタ３の値をバッファレジス
タ４Ａに転送する。

（２）サブルーチンや割込処理からの復帰（図中ＲＥＴ
で表示している）において、論理ゲー）Ｇ８でＲＥＴを
保留すべきと判断されなかったならば、バッファレジス
タ４Ａの値をプログラムカウンタ３に転送するとともに
バッファレジスタ４！ｌの値ヲバッファレジスタ４Ａに
転送する。　　　　　゛（３）　　！理ゲートＧ１１で
バッファレジスタ４Ａ。

４Ｂの値をスタックメモリ１に格納（図中ＰＵＳＨで表
示している）すべきと判断された場合、バッファレジス
タ４Ｂの値をスタックメモリ１に転送するとともにスタ
ックポインタ２の値を修飾する。

（４）論理ゲー）Ｇｌ　Ｏでスタックメモリ１から・・
ツファレジスタ４Ａ、４１１に戻り番地を復帰（図中Ｐ
ＯＰと表示している）させるべきと判断され、バッファ
ステータスフラグレジスタ５の出力のバッファステータ
スフラグＡが空の状態を示す場合、スタックメモリ１か
らデータを読み出してバッファレジスタ４Ａに転送スる
とともにスタックポインタ２の値を修飾する。

（５）論理ゲートＧ１０のスタックメモリ１からバッフ
ァレジスタ４Ａ、４Ｂに戻り番地を復帰させるべきと判
断され、バッファステータスフラグレジスタ５の出力バ
ッファステータスフラクＡが有効データありの状態を示
す場合、スタックメモリ１からデ゛−夕を読み出してバ
ッファレジスタ４Ｂに転送するとともにスタックポイン
タ２の値を修飾する。

上述の（３）から（５）では、スタックメモリｌのアク
セスでスタックポインタ２を修飾しており、通常、スタ
ックメモリ１の書込みに先立ってスタックポインタ２を
ディクリメントし、スタックメモリ１からの読み出しの
後でスタックポインタ２をインクリメントする操作を行
なっている。

ところが、第２図の状態遷移の内、ステートＦからステ
ー）Ｅへの遷移、及びステートＥからステートＤへの遷
移では、サブルーチンの呼出しでバッファレジスタ４Ａ
、４Ｂに保持された有効データを捨る意味の動作になる
ため、改めてスタックメモリ１から有効データを読み出
せるようにスタックポインタ２をディクリメントしてお
く。

次に総合的な動作の一例として、ネスティングレベルが
２重のサブルーチンを呼出した場合について、第２図の
状態遷移を参照しながら説明する。

通常、システムの初期化の後ではステートＡになるカ、
バッファレジスタ４Ａまたはノ＼ツファレジスタ４Ｂが
空の状態にあるので、スタックメモリｌからの読み出し
を２回行なって、ステートＣを経由してステートＦに遷
移している。

ここで、サブルーチンが呼出されると、バッファレジス
タ４Ａの値をバッファレジスタ４Ｂに転送しながら、プ
ログラムカウンタ３の値をバッファレジスタ４Ａに記憶
して、ステートＥに遷移する。この時には、バッファレ
ジスタ４Ａ、４．ｌｌ内だけの転送で、スタックメモリ
１に対するアクセスは生じない。

さらに、サブルーチンが呼出されると、再度、バッファ
レジスタ４Ａの値ヲハッファレジスタ４゜に転送しなが
ら、プログラムカウンタ３の値をバッファレジスタ４Ａ
に記憶して、ステートＤに遷移する。このステートでは
、バッファレジスタ４Ａ、　　４Ｔ３の値が全くスタッ
クメモリ１に保存されていない状態なので、スタックメ
モリ１に対する書込みが起動され、その書込みが終了す
るとステートＥに遷移する。

次に、サブルーチンからの復帰命令が実行されると、バ
ッファレジスタ４Ａの値をプログラムカウンタ３に戻し
ながらバッファレジスタ４Ｂの値をバッファレジスタ４
Ａに転送して、ステー）Ｃに遷移する。

ステートＣでは、バッファレジスタ４Ｂが空の状態にあ
るので、スタックメモリ１から戻り番地のデータ読み出
しが起動され、その読み出し終了でステートＦに遷移す
る。

さらに、サブルーチンからの復帰命令が実行されると、
バッファレジスタ４Ａの値をプログラムカウンタ３に戻
しながらバッファレジスタ４３の値ヲバッファレジスタ
４Ａに転送して、ステートＣに遷移する。その後に、再
度、スタックメモリ１からの読み出しを行なってステー
）Ｆに落着く。

従って従来のデータ処理装置では、４回のスタックメモ
リ１のアクセスがあったのに対し、この実施例では３回
で済ますことが出来る。また、サブルーチンのネスティ
ングレベルが１重の場合には、呼□出しでステートＦか
らステートＥに遷移し、その後、復帰でステートＣを経
由してステートＦに戻るためスタックメモリ１に対する
アクセスが１回しか発生しない。

以上説明したように本発明の実施例では、２個のバッフ
ァレジスタに２語の戻り番地情報を記憶させているため
、ネスティングレベルが２重以下ならばスタックメモリ
に対するアクセス回数を減少さすることができる。さら
に、スタックメモリ１に対するアクセスは、マイクロコ
ンピュータが割込の許可・禁止や内部レジスタを操作し
ている時に、メインメモリ１１０へのアクセスが無いこ
とを検知して実行しているため、スタックメモリ１のア
クセスが生じても、このスタックメモリ１により処理速
度が低下することがなく、高速処理を行うことができる
。

第４図は本発明の第２の実施例を示す回路図である。

第１の実施例では２個のバッファレジスタ４Ａ。

４ヨにより戻り番地２語記憶させているが、スタックメ
モリ１に対するアクセス回数を減少させなくとも処理速
度を向上させることが期待できるので、この第２の実施
例ではバッファレジスタ４を１個にしてハードウェア量
を減少させたものである。

次に、この実施例の動作について説明する。

第５図はこの実施例の動作を説明するための状態遷移図
であり、次に示すような３種類の状態がある。

第１の状態は、初期化された直後て、バッファステータ
スフラグレジスタ５（第５図中ステートで表示している
）が空であることを示し、スタック状態フラグレジスタ
９（第５図中５ＴＡＣＫで表示している）がバッファレ
ジスタ４の値をスタックメモリ１に格納していないこと
を示す状態で、第５図中ステートＪと表示している。

第２の状態は、初期化の後でサブルーチンもしくは割込
処理が呼出された後で、バッファステータスフラグレジ
スタ５が有効データありを示し、スタック状態フラグレ
ジスタ９がバッファレジスタ４の値をスタックメモリ１
に格納していないことを示す状態で、第５図中ステート
にと表現している。

第３菌の状態は、バッファレジスタ４に有効データが保
持されているためバッファステータスフラグレジスタ５
がセットされており、その値がスタックメモリ１に記憶
されて（・ることをスタック状態フラグレジスタ９が示
している状態で、第５図中ステートＬと表示している。

この実施例では、バッファレジスタ４に有効データがあ
ればその値をスタックメモリｌに格納し、バッファレジ
スタ４が空ならばスタックメモリ１からバッファレジス
タ４に転送する制御論理を採用している。この制御論理
によって、第５図に示す状態遷移が実現されている。

次に、この実施例の詳細な動作について、第４図、第５
図を参照しながら説明する。

バツフアステータスフラグレジスタ５は、セット状態で
バッファレジスタ４に戻り番地として有効データが記憶
されていることを示し、リセット状態て有効データが記
憶されていない、つまり空であることを示す。このバッ
ファステータスフラグレジスタ５は、サブルーチンの呼
出しもしくは割込処理の起動でセットされ、システムの
初期化（ＲＥＳＥＴ）と、サブルーチンもしくは割込か
らの復帰命令を実行した時にリセットされる。

スタック状態フラグレジスタ９は、セラ）状態でバッフ
ァレジスタ４の値をスタックメモリｌに格納したことを
示し、リセット状態で格納していないことを示す。この
スタック状態フラグレジスタ９は、バッファレジスタ４
の値をスタックメモリ１に格納もしくは読み比したとぎ
セットされ、システムの初期化と、サブルーチンの呼出
しもしくは割込処理の起動と、サブルーチンもしくは割
込からの復帰命令を実行した時にリセットされる。

論理ゲートＧ８は、バッファレジスタ４が空の状態でサ
ブルーチンもしくは割込からの復帰命令（図中ＲＥＴで
表示している）を実行しようとする動作を検知する回路
で、この出力はマイクロコンピュータの制御部にも伝え
られて、復帰命令の実行を保留させる。

論理ゲートＧ９Ａは、バッファレジスタ４に有効データ
であり、さらにその値をスタックメモリ１に格納してい
ない状態で、サブルーチンの呼出しもしくは割込処理の
起動をしようとする動作を検知する回路で、この出力は
マイクロコビュータの制御部にも伝えられて、前述の動
作を保留させる。

論理ゲートＧ１０Ａは、スタックメモリ１からバッファ
レジスタ４に戻り番地のデータを読み出す条件を判断し
、マイクロコンピュータが命令処理のためにメインメモ
リをアクセスしてないことを反転回路ＩＶＩから得て、
バッファレジスタ４が空の状態で、スタック状態フラグ
レジスタ９がリセッ）［態ならば、スタックメモリ１か
らの読み出し動作（図中ＰＯＰと表示している）を起動
させる。

論理ゲートＧｌＩＡは、バッファレジスタ４からスタッ
クメモリ１に戻り番地のデータを格納する条件を判断し
、バッファレジスタ４に有効テークかあり、スタック状
態フラグレジスタ９がリセット状態ならば、マイクロコ
ンピュータが命令処理のためにメインメモリをアクセス
してない時に、スタックメモリ１に対する書込み動作（
図中ＰＵＳＨと表示している）を起動させる。

この実施例では、第５図の状態遷移図にも示すように、
サブルーチンの呼出しもしくは割込処理の起動でステー
トＫに遷移し、バッファレジスタ４からスタックメモリ
ｌへの転送が行なわれ、ステー）Ｌになる。また、サブ
ルーチンおよび割込処理からの復帰命令の実行によりス
テートＪに遷移し、スタックメモリ１からバッファレジ
スタ４への転送が行なわれて、ステー）Ｌになる。

従って、呼出や復帰において、必ずバッファレジスタ４
とスタックメモリ１との間で転送が行なわれるが、スタ
ックメモリ１に対するアクセスが命令処理でメインメモ
リをアクセスしない時に行なわれるため、このスタック
メモリｌのアクセスにより処理速度を低下させることが
なく、高速処理を行うことができる。

なお、両実施例ともにシステムの初期化直後にバッファ
レジスタ４．４Ａ、４Ｂが空であることを検知し、スタ
ックメモリ１からバッファレジスタ４．４，４．４Ｂへ
の転送が行なわれる回路になっているが、スタックポイ
ンタ２の上限値をコンパレータ等により判断したり、ス
タックメモリ１に格納されている語数をカウントして、
バッファレジスタ４．４Ａ、４１］の空き判別によるス
タックメモリ１からの読出しを禁止しても良い。

〔発明の効果〕

以上説明したように本発明は、プロダラムカウンタとス
タックメモリとの間に、サブルーチン呼出しや割込処理
における戻り番地を保持するバラ戻り番地の伝達を制御
する制御論理回路を設けた構成とすることにより、スタ
ックメモリのアクセスをメインメモリアクセスの無い命
令の実行トオーハラツプさせることができ、スタックメ
モリのアクセス時間を隠しこむことができるので、プロ
クラムカウンタからの戻り番地の待避、及びプロクラム
カウンタへの戻り番地の復帰を高速処理することができ
る効果がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１の実施例を示
すブロック図及びこの実施例の動作を説明するための状
態遷移図、第３図は第１図に示された実施例の具体的な
回路例を示す回路図、第４図及び第５図はそれぞれ本発
明の第２の実施例を示す回路図及び実施例の動作を説明
するための状態遷移図、第６図は従来のデータ処理装置
の一例を示すブロック図である。 １・・・・・スタックメモリ、２・・・・・・スタック
ポインタ、３・・・・・・プログラムカウンタ、４．４
Ａ、４Ｂ・・・・・・バッフ７レジスタ、５，６・・・
・・・バッファステータスフラグレジスタ、７・・・・
・・スタックカウンタ回路、８．８Ａ・・・・・制御論
理回路、９・・・・・・スタック状態フラグレジスタ、
１０．１０Ａ・・・・・制御！、　　２０・・・テーク
バッファ回路、３０・・・・内部データバス、４０・・
・・命令レジスタ、５０・・・・・・テフーダ、６０・
・・・・・アドレスラッチ回路、７０・・・・・・アド
レスバッファ回路、７１・・・・・・スタックカウンタ
、７２・・・・テコータ、１１０・・・・・・メインメ
モリ、１２０・・・・・テークバス、１３０・・・・・
・アドレスバス、１４０・・・・・割込ミコントローラ
、０１〜Ｇ２２．Ｇ９Ａ〜Ｇｌ　ＩＡ、　Ｇｌ　５Ａ・
・・・・・論理ゲート、ＩＮＩ〜ＩＮ４・・・・・・イ
ンバータ。 代理人　弁理士　　内　原　　　晋 ｄ　　　　　　　＼１ ＲＥＳＥＴ 第２図 ＲＥＳＥ丁 第５に

Claims (1)

1. 【特許請求の範囲】 １、メインメモリのアドレスを指定するためのプログラ
   ムカウンタと、サブルーチンの呼出し及び割込処理を含
   む分岐処理に入るとき前記プログラムカウンタに保持さ
   れている前記分岐処理の戻り番地を格納し、前記分岐処
   理から分岐前の処理に戻るとき格納されている戻り番地
   を前記プログラムカウンタへ供給するスタックメモリと
   を有するデータ処理装置において、前記プログラムカウ
   ンタと前記スタックメモリとの間に、前記プログラムカ
   ウンタからの戻り番地の保持及びこの保持された戻り番
   地の前記スタックメモリへの伝達、並びに前記スタック
   メモリからの戻り番地の保持及びこの保持された戻り番
   地の前記プログラムカウンタへの伝達を行うバッファレ
   ジスタを設け、かつこのバッファレジスタと前記プログ
   ラムカウンタ及びスタックメモリとの間の前記戻り番地
   の伝達を制御する制御論理回路を設けたことを特徴とす
   るデータ処理装置。 ２、バッファレジスタが複数段で構成された請求項１記
   載のデータ処理装置。 ３、バッファレジスタに有効な戻り番地が保持されてい
   るか否かを示すバッファステータスフラグを格納する第
   １のフラグレジスタと、前記バッファレジスタに保持さ
   れた戻り番地をスタックメモリに格納したことを示すス
   タック状態フラグを格納する第２のフラグレジスタとを
   設け、制御論理回路を、これら第１及び第２のフラグレ
   ジスタに格納されているフラグの値に従って前記バッフ
   ァレジスタとプログラムカウンタ及びスタックメモリと
   の間の前記戻り番地の伝達を制御する構成とした請求項
   １記載のデータ処理装置。