JPS6043535B2 - 情報処理装置 - Google Patents
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- JPS6043535B2 JPS6043535B2 JP54170803A JP17080379A JPS6043535B2 JP S6043535 B2 JPS6043535 B2 JP S6043535B2 JP 54170803 A JP54170803 A JP 54170803A JP 17080379 A JP17080379 A JP 17080379A JP S6043535 B2 JPS6043535 B2 JP S6043535B2
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- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 2
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- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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- G06F15/8061—Details on data memory access
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Description
【発明の詳細な説明】
本発明は、情報処理装置、特にスカラ演算部とベクト
ル演算部とをそなえて両者演算部が互に独立に演算処理
を行なうようにしておき、必要に応じて予め定めた命令
例えばＷＡｉＴ命令と名付けた命令が与えられたときに
、上記両者演算部相互間で処理の実行順序に関して同期
化するようにした情報処理装置に関するものである。
ル演算部とをそなえて両者演算部が互に独立に演算処理
を行なうようにしておき、必要に応じて予め定めた命令
例えばＷＡｉＴ命令と名付けた命令が与えられたときに
、上記両者演算部相互間で処理の実行順序に関して同期
化するようにした情報処理装置に関するものである。
一般にベクトル演算処理を実行する如き情報処理装置
においては、ベクトル演算処理のみでなくスカラ演算処
理をあわせ行ない得るようにすることが必要となる。
においては、ベクトル演算処理のみでなくスカラ演算処
理をあわせ行ない得るようにすることが必要となる。
そして、この場合、上記ベクトル演算処理とスカラ演算
処理とは一般に互に独立して実行することができるため
に、スカラ演算部とベクトル演算部とをそなえて並列処
理を行なうようにされる。 し力士、或る場合には、ス
カラ演算処理とベクトル演算処理との間で実行順序が異
なると誤まつた結果が生じることもあり、このような場
合には実行順序に関して両者で同期をとることが必要と
なる。
処理とは一般に互に独立して実行することができるため
に、スカラ演算部とベクトル演算部とをそなえて並列処
理を行なうようにされる。 し力士、或る場合には、ス
カラ演算処理とベクトル演算処理との間で実行順序が異
なると誤まつた結果が生じることもあり、このような場
合には実行順序に関して両者で同期をとることが必要と
なる。
このための方法としては、例えば並列処理を許すか否か
のコントロール・レジスタを用意しておくようにされる
。そしてひとかたまりの一連のベクトル命令即ちベトル
命令群の末尾に例えばオペレーション・エンドを指示し
、該オペレーシヨン●エンドとなつたタイミングで上記
コントロール・レジスタの内容をチェックし、並列処理
を許しているモードの場合には直ちに続いて次のベクト
ル命令あるいはベクトル命令群を受付けて実行するよう
にし、並列処理を禁止しているモードの場合には上記ひ
とかたまりのベクトルル命令群の処理が終了するまで待
つて次のベクトル命令あるいはベクトル命令群を受取る
ようにされる。しかし、上記コンロール●レジスタによ
るモード設定をその都度必要に応じて切替えることは処
理上煩雑であるはかりでなく処理速度に影響を生じる。
発明は、この点を解決することを目的としており、上記
コントロール●レジスタなどによるモード設定の如何に
拘らず、命令によつて上述の実行順序の同期化を行ない
得るようにすることを目的としている。
のコントロール・レジスタを用意しておくようにされる
。そしてひとかたまりの一連のベクトル命令即ちベトル
命令群の末尾に例えばオペレーション・エンドを指示し
、該オペレーシヨン●エンドとなつたタイミングで上記
コントロール・レジスタの内容をチェックし、並列処理
を許しているモードの場合には直ちに続いて次のベクト
ル命令あるいはベクトル命令群を受付けて実行するよう
にし、並列処理を禁止しているモードの場合には上記ひ
とかたまりのベクトルル命令群の処理が終了するまで待
つて次のベクトル命令あるいはベクトル命令群を受取る
ようにされる。しかし、上記コンロール●レジスタによ
るモード設定をその都度必要に応じて切替えることは処
理上煩雑であるはかりでなく処理速度に影響を生じる。
発明は、この点を解決することを目的としており、上記
コントロール●レジスタなどによるモード設定の如何に
拘らず、命令によつて上述の実行順序の同期化を行ない
得るようにすることを目的としている。
そしてそのために、本発明の情報処理装置は、一連の命
令群を、命令により指定される複数の処理単位て命令単
位に実行する情報処理装置において、上記一連の命令群
中に予め定められた命令を挿入するよう構成され、当該
挿入された命令によつて、当該命令よりも以前に与えら
れた命令群の終了報告を上記処理単位から受けるまでの
間、次に続く命令群の実行を保留させるよう構成し、命
令間における共有資源の使用に関して同期をはかるよう
にしたことを特徴としている。そして、適用される情報
処理装置がスカラ命令によつて指定されるスカラ演算部
とベクトル命令によつて指定されるベクトル演算部とを
そなえ、上記スカラ演算部と上記ベクトル演算部とが互
に独立に夫々与えられた命令を実行し、予め定めた条件
のもとで上記ベクトル演算部が次に演算すべきベクトル
命令の受信を禁止するか否かを判定するよう構成されて
なる情報処理装置である場合には、上記ベクトル演算部
は、当該ベクトル演算部−に供給される予め定めた命令
を解読する命令検出部と既に与えられているベクトル命
令の命令終了を検出する命令終了検出部とをそなえ、上
記命令検出部が上記予め定めた命令を検出したとき上記
命令終了検出部が命令終了を検出するまで上記予一め定
めた条件の如何に拘らず強制的に次に演算すべきベクト
ル命令の受信を禁止する指示信号を発するよう構成され
、上記スカラ演算部の命令実行と上記ベクトル演算部の
命令実行とを上記予め定めた命令時点において実行順序
を同期化するようにしたことを特徴としている。なお、
以上の機能はベクトル演算部の機能であるがスカラ演算
部がその機能を持つても同じてある。以下図面を参照し
つつ説明する。第１図は本発明の情報処理装置の一実施
例全体構成図、第２図Ａ，Ｂ，Ｃは本発明の処理態様を
明確化するための説明図、第３図は第１図に示すベクト
ル演算部の一実施例構成、第４図Ａ，Ｂ，”Ｃはベクト
ル命令送出禁止信号の送出態様を説明する説明図、第５
図は第３図に示すウェイト命令検出回路部の一実施例を
示す。第１図において、１はメモリ、２はデータ処理部
、３は命令制御部であつてメモリ１から命令をフエツチ
して分配制御を行なうもの、４はスカラ演算部であつて
命令制御部３からスカラ命令を受取つて処理を実行する
もの、５はベクトル演算部であつて命令制御部３からベ
クトル命令を受取つてメモリ１との間でデータの授受を
行ないつつベクトル演算処理を実行するものを表わして
いる。
令群を、命令により指定される複数の処理単位て命令単
位に実行する情報処理装置において、上記一連の命令群
中に予め定められた命令を挿入するよう構成され、当該
挿入された命令によつて、当該命令よりも以前に与えら
れた命令群の終了報告を上記処理単位から受けるまでの
間、次に続く命令群の実行を保留させるよう構成し、命
令間における共有資源の使用に関して同期をはかるよう
にしたことを特徴としている。そして、適用される情報
処理装置がスカラ命令によつて指定されるスカラ演算部
とベクトル命令によつて指定されるベクトル演算部とを
そなえ、上記スカラ演算部と上記ベクトル演算部とが互
に独立に夫々与えられた命令を実行し、予め定めた条件
のもとで上記ベクトル演算部が次に演算すべきベクトル
命令の受信を禁止するか否かを判定するよう構成されて
なる情報処理装置である場合には、上記ベクトル演算部
は、当該ベクトル演算部−に供給される予め定めた命令
を解読する命令検出部と既に与えられているベクトル命
令の命令終了を検出する命令終了検出部とをそなえ、上
記命令検出部が上記予め定めた命令を検出したとき上記
命令終了検出部が命令終了を検出するまで上記予一め定
めた条件の如何に拘らず強制的に次に演算すべきベクト
ル命令の受信を禁止する指示信号を発するよう構成され
、上記スカラ演算部の命令実行と上記ベクトル演算部の
命令実行とを上記予め定めた命令時点において実行順序
を同期化するようにしたことを特徴としている。なお、
以上の機能はベクトル演算部の機能であるがスカラ演算
部がその機能を持つても同じてある。以下図面を参照し
つつ説明する。第１図は本発明の情報処理装置の一実施
例全体構成図、第２図Ａ，Ｂ，Ｃは本発明の処理態様を
明確化するための説明図、第３図は第１図に示すベクト
ル演算部の一実施例構成、第４図Ａ，Ｂ，”Ｃはベクト
ル命令送出禁止信号の送出態様を説明する説明図、第５
図は第３図に示すウェイト命令検出回路部の一実施例を
示す。第１図において、１はメモリ、２はデータ処理部
、３は命令制御部であつてメモリ１から命令をフエツチ
して分配制御を行なうもの、４はスカラ演算部であつて
命令制御部３からスカラ命令を受取つて処理を実行する
もの、５はベクトル演算部であつて命令制御部３からベ
クトル命令を受取つてメモリ１との間でデータの授受を
行ないつつベクトル演算処理を実行するものを表わして
いる。
第２図Ａ図示の如くベクトル命令Ｖｌ，■２，・・・と
スカ命令ＳＣｌ，ＳＣ２，・・・とを実行することが要
請されている場合に、本願明細書冒頭に述べた如く、一
般にはベクトル命令Ｖｌ，Ｖ２，・・・とスカラ命令Ｓ
Ｃｌ，ＳＣ２，・・・とを互に独立に並行してて実行す
ることができる。そしてこのようにすることによつて第
２図Ｂ図示の如く処理時間を短縮することが可能となる
。しかし、第２図Ｂ図示の如く処理時間を短縮すること
が可能となる。しかし、第２図Ａにおいて矢印ＳＹＮＣ
として示す如く、ベクトル命令Ｖ５以下の処理を実行す
るに当つては、少なくともベクトル命令Ｖ１ないしＶ４
とスカラ命令ＳＣｌないしＳＣ４が終了していることを
条件とすることが生じる。この場合に、本願明細書冒頭
に述べた如きコントロール・レジスタを利用して、ベク
トル演算部５が図示ベクトル命令Ｖ４を実行し終つた時
点で並列処理を禁止するモードにし、ベクトル命令■５
を受渡した後に再び並列処理を許すモードに戻すように
するとそのための処理が煩雑となる。
スカ命令ＳＣｌ，ＳＣ２，・・・とを実行することが要
請されている場合に、本願明細書冒頭に述べた如く、一
般にはベクトル命令Ｖｌ，Ｖ２，・・・とスカラ命令Ｓ
Ｃｌ，ＳＣ２，・・・とを互に独立に並行してて実行す
ることができる。そしてこのようにすることによつて第
２図Ｂ図示の如く処理時間を短縮することが可能となる
。しかし、第２図Ｂ図示の如く処理時間を短縮すること
が可能となる。しかし、第２図Ａにおいて矢印ＳＹＮＣ
として示す如く、ベクトル命令Ｖ５以下の処理を実行す
るに当つては、少なくともベクトル命令Ｖ１ないしＶ４
とスカラ命令ＳＣｌないしＳＣ４が終了していることを
条件とすることが生じる。この場合に、本願明細書冒頭
に述べた如きコントロール・レジスタを利用して、ベク
トル演算部５が図示ベクトル命令Ｖ４を実行し終つた時
点で並列処理を禁止するモードにし、ベクトル命令■５
を受渡した後に再び並列処理を許すモードに戻すように
するとそのための処理が煩雑となる。
またコントロール●レジスタの内容を切替える処理のた
めに処理速度が低減される。このために、本発明の場合
、第２図Ｃ図示の如く、上述の矢印ＳＹＮＣの位置に予
め定めた命令（以下ウェイト命令またはＷＡｉＴ命令と
いう）を挿入し、上記並列処理を許すモードのもとで実
行させこのウェイト命令時点でスカラ演算部とベクトル
演算部とで実行順序を同期化させるようにする。
めに処理速度が低減される。このために、本発明の場合
、第２図Ｃ図示の如く、上述の矢印ＳＹＮＣの位置に予
め定めた命令（以下ウェイト命令またはＷＡｉＴ命令と
いう）を挿入し、上記並列処理を許すモードのもとで実
行させこのウェイト命令時点でスカラ演算部とベクトル
演算部とで実行順序を同期化させるようにする。
第１図図示の命令制御部３は、第２図Ａにおいて矢印Ｓ
ＹＮＣの位置にウェイト命令が挿入された一連の命令を
フエツチし、ひとかたまりのベクトル演算部５に受渡し
し、スカラ命令ＳＣｌないしＳＣ４についてはスカラ演
算部４に受渡しする。
ＹＮＣの位置にウェイト命令が挿入された一連の命令を
フエツチし、ひとかたまりのベクトル演算部５に受渡し
し、スカラ命令ＳＣｌないしＳＣ４についてはスカラ演
算部４に受渡しする。
そして、次のウェイト命令（図示矢印ＳＹＮＣの位置に
挿入されている）をフエツチしたときに、命令制御部３
は、ベクトル演算部５に転送し、ベクトル演算部５にお
いて先のベクトル命令Ｖ１ないし■４の演算処理を実行
し終つた時点に通知を受取つて次からの命令■５をベク
トル演算部５に渡すようにする。勿論命令制御部３はス
カラ演算部４に対しても次の命令ＳＣ５の受渡しを待つ
ようにする。第３図は第１図に示すベクトル演算部の一
実施例を示す。
挿入されている）をフエツチしたときに、命令制御部３
は、ベクトル演算部５に転送し、ベクトル演算部５にお
いて先のベクトル命令Ｖ１ないし■４の演算処理を実行
し終つた時点に通知を受取つて次からの命令■５をベク
トル演算部５に渡すようにする。勿論命令制御部３はス
カラ演算部４に対しても次の命令ＳＣ５の受渡しを待つ
ようにする。第３図は第１図に示すベクトル演算部の一
実施例を示す。
図中の符号１，３，５は夫々第１図に対応し、６は命令
レジスタ、７はコントロール・レジスタ、８はオペレー
ション◆エンド検出部（受付け部）、９は命令バッファ
、１０は命令デコーダ、１１はウェイト命令検出回路図
、１２はベクトル命令演算器の１つであつてバイブライ
ン処理によつて実行されるもの、１３は演算制御バイブ
ラインであつてベクトル命令演算器１２のバイブライン
処理を制御するもの、１４は命令終了検出回路、１５な
いし１６は夫々アンド回路、１７，１８は夫々オア回路
、１９，２０は夫々ノット回路を表わしている。上述の
如く、命令制御部３から一連のベクトル命令Ｖｌ，Ｖ２
，Ｖ３，Ｖ４が順番に送られてくると、ベクトル演算部
５において、命令レジスター６に順次セットされデコー
ダ１０によつて解読されて実行される。
レジスタ、７はコントロール・レジスタ、８はオペレー
ション◆エンド検出部（受付け部）、９は命令バッファ
、１０は命令デコーダ、１１はウェイト命令検出回路図
、１２はベクトル命令演算器の１つであつてバイブライ
ン処理によつて実行されるもの、１３は演算制御バイブ
ラインであつてベクトル命令演算器１２のバイブライン
処理を制御するもの、１４は命令終了検出回路、１５な
いし１６は夫々アンド回路、１７，１８は夫々オア回路
、１９，２０は夫々ノット回路を表わしている。上述の
如く、命令制御部３から一連のベクトル命令Ｖｌ，Ｖ２
，Ｖ３，Ｖ４が順番に送られてくると、ベクトル演算部
５において、命令レジスター６に順次セットされデコー
ダ１０によつて解読されて実行される。
先に送られてきたベクトル命令例えば■２の処理と次の
ベクトル命令Ｖ３の処理とが同じベクトル演算器１２を
使用する如き場合などではベクトル命令■３は一旦命令
バッファ９にセットされて待機されることがある。デコ
ーダ１０は命令を解読し、その結果に応じて１つのベク
トル命令演算器１２によつてベクトル命令演算処理が実
行される。
ベクトル命令Ｖ３の処理とが同じベクトル演算器１２を
使用する如き場合などではベクトル命令■３は一旦命令
バッファ９にセットされて待機されることがある。デコ
ーダ１０は命令を解読し、その結果に応じて１つのベク
トル命令演算器１２によつてベクトル命令演算処理が実
行される。
即ち、メモリ１からオペランド・データが次々とフエツ
チされて演算器１２によつてバイブライン処理によつて
演算され、メモリ１に戻される。このとき演算制御バイ
ブライン１３が等該演算処理の状況を管理している。今
仮にコントロール・レジスタ７に対して並列処理を許す
モードが指定されて図示ビットＰＩＳが論理ＲｌＪとな
つているものとし、第２図図示の一連のベクトル命令■
１ないしＶ４がひとかたまりのベクトル令群として考え
る。
チされて演算器１２によつてバイブライン処理によつて
演算され、メモリ１に戻される。このとき演算制御バイ
ブライン１３が等該演算処理の状況を管理している。今
仮にコントロール・レジスタ７に対して並列処理を許す
モードが指定されて図示ビットＰＩＳが論理ＲｌＪとな
つているものとし、第２図図示の一連のベクトル命令■
１ないしＶ４がひとかたまりのベクトル令群として考え
る。
このとき上述のウェイト命令群が存在していない場合、
命令制御部３がベクトル命令■４を送出し終つたとき、
命令制御部３は、上記ひとかたまりのベクトル命令群の
転送を終了したことを指示すべく、オペレーション・エ
ンドを通知する。これに応じてベクトル演算部５は、上
述のビットＰＩＳが論理ｒ１ョでありかつウェイト命令
が存在していないことから、第４図Ａ図示の如く直ちに
ベトル命令送出禁止信号を論理ＲＯＪとして返送する。
即ち第３図において、アンド回路１６がオンせず、オア
回路１７の出力は論理ＲＯＪのままにある。この結果命
令制御回路３は、ベクトル演算部５に対して次のベクト
ル命令を送出してもよいものとみなし、ベクトル命令■
５がフエツチされればこれを転送してくる。しかし、上
記ベクトル命令■４につづく上記オペレーション●エン
ドに先立つて、上記ベクトル命令Ｖ４の後に上述のウェ
イト命令が入つていると、第４図Ｃ図示の如く、ベクト
ル命令送出禁止信号を論理ＲｌＪとし、命令の終了を待
つて論理ＲＯＪにする。
命令制御部３がベクトル命令■４を送出し終つたとき、
命令制御部３は、上記ひとかたまりのベクトル命令群の
転送を終了したことを指示すべく、オペレーション・エ
ンドを通知する。これに応じてベクトル演算部５は、上
述のビットＰＩＳが論理ｒ１ョでありかつウェイト命令
が存在していないことから、第４図Ａ図示の如く直ちに
ベトル命令送出禁止信号を論理ＲＯＪとして返送する。
即ち第３図において、アンド回路１６がオンせず、オア
回路１７の出力は論理ＲＯＪのままにある。この結果命
令制御回路３は、ベクトル演算部５に対して次のベクト
ル命令を送出してもよいものとみなし、ベクトル命令■
５がフエツチされればこれを転送してくる。しかし、上
記ベクトル命令■４につづく上記オペレーション●エン
ドに先立つて、上記ベクトル命令Ｖ４の後に上述のウェ
イト命令が入つていると、第４図Ｃ図示の如く、ベクト
ル命令送出禁止信号を論理ＲｌＪとし、命令の終了を待
つて論理ＲＯＪにする。
即ち、上記ウェイト命令が転送されると、第３図図示の
ウェイト命令検出回路１１がウェイト命令検出信号ＷＡ
ｉＴを発している。この状態で上述のオペレーション・
エンドが転送されると、上記コントロール●レジスタ７
のビットＰＩＳが論理ＲｌＪであることから、アンド回
路１６，オア回路１８，アンド回路１５（後述する如く
命令終了信号が論理ＲＯョにある）、オア回路１７を介
して、ベクトル命令送出禁止信号を論理１Ｌにする。こ
れによつて命令制御部３はベクトル演算部５に対する次
のベクトル命令送出を禁止された形となる。その後、上
記先に送られたベクトル命令■１，■２，Ｖ３，Ｖ４の
処理がすべて終了し、命令終了検出回路１４が命令終了
信号を論理ｒ１ョにすると、ナンド回路２０が論理００
ョを発することとなつてアンド回路１５がオフし、上記
ベクトル命令送出禁止信号を論理ＲＯＪにする。この時
点で第２図Ｃ図示の如く命令制御部３は次のベクトル命
令■５を送出してもよいことを知る。即ち、上記ベクト
ル命令送出禁止信号が論理Ｒｌｊとなつたとき、命令制
御部３は、スカラ演算部４の処理とベクトル演算部５の
処理とについて実行順序に関して同期化すべきことを知
る。そして、スカラ演算部４に対するスカラ命令ＳＣ５
の送出を停止して、ベクトル演算部５から上記ベクトル
命令送出禁止信号が論理ｒ１ョとなり、かつスカラ演算
部５におけるスカラ命令ＳＣ４の処理が終了するのを待
つ。この状態でベクトル命令送出禁止信号が論理ＲｌＪ
となりかつスカラ命令ＳＣ４の処理が終了すると、命令
制御部３は第２図Ｃ図示の如く次の命令■５とＳＣ５と
を夫々の演算部に送出することとなる。なお、並列処理
を禁止するモードとされていて第３図図示のコントロー
ル●レジスタ７のビットＰＩＳが論理ＲＯＪとされてい
る場合には、ウエト命令有無に拘らず、上記オペレーシ
ョン・エンドが転送されたとき、第４図Ｂ図示の如く、
ベクトル命令送出禁止信号を論理ＲｌＪとし、命令終了
をまつて論理ＲＯョにする。即ち、第３図においてナン
ド回路１９、オア回路１８、アンド回路１５にのとき命
令終了信号は論理１０Ｊ）、オア回路１７を介してベク
トル命令送出禁止信号を論理ｒ１ョにする。そして命令
終了信号が論理ＲｌＪとなつたとき、オア回路１５がオ
フされてベクトル命令送出禁止信号は論理ＲＯＪとなる
。この場合にも、ベクトル命令送出禁止信号が論理Ｒｌ
Ｊとなつたとき、命令制御部３はベクトル演算部５に対
して次のベトル命令の送出を停止する。第５図は第３図
に示すウェイト命令検出回路部１１の一実施例構成を示
す。図中の符号１１は第３図に対応し、２１はウェイト
命令解読回路であつてウェイト命令の到来を検出するも
の、２２はウェイト命令ラッチであつてウェイト命令が
到来した状態を保持するもの、２３はオア回路を表わし
ている。上述の如くウェイト命令が到来すると、ウェイ
ト命令解読回路２１が論理ＲｌＪを出力し、この時点か
ら図示ＷＡｉＴ信号が論理ＲｌＪとされ、ラン２２によ
つて論理ＲｌＪを継続される。そして第３図図示の命令
終了検出回路１４からの命令終了信号が論理ＲｌＪとな
ると、ラッチ２２はリセットされ、ＷＡｉＴ信号は論理
ＲＯＪとされる。以上説明した如く、本発明によれば、
コントロール●レジスタによつて並列処理の可否のいず
れのモードが指定されていても、予め定めた命令例えば
ウェイト命令を挿入することによつて、その時点におい
てスカラ演算部の処理とベクトル演算部の処理とについ
て実行順序に関して同期をとることが可能となる。
ウェイト命令検出回路１１がウェイト命令検出信号ＷＡ
ｉＴを発している。この状態で上述のオペレーション・
エンドが転送されると、上記コントロール●レジスタ７
のビットＰＩＳが論理ＲｌＪであることから、アンド回
路１６，オア回路１８，アンド回路１５（後述する如く
命令終了信号が論理ＲＯョにある）、オア回路１７を介
して、ベクトル命令送出禁止信号を論理１Ｌにする。こ
れによつて命令制御部３はベクトル演算部５に対する次
のベクトル命令送出を禁止された形となる。その後、上
記先に送られたベクトル命令■１，■２，Ｖ３，Ｖ４の
処理がすべて終了し、命令終了検出回路１４が命令終了
信号を論理ｒ１ョにすると、ナンド回路２０が論理００
ョを発することとなつてアンド回路１５がオフし、上記
ベクトル命令送出禁止信号を論理ＲＯＪにする。この時
点で第２図Ｃ図示の如く命令制御部３は次のベクトル命
令■５を送出してもよいことを知る。即ち、上記ベクト
ル命令送出禁止信号が論理Ｒｌｊとなつたとき、命令制
御部３は、スカラ演算部４の処理とベクトル演算部５の
処理とについて実行順序に関して同期化すべきことを知
る。そして、スカラ演算部４に対するスカラ命令ＳＣ５
の送出を停止して、ベクトル演算部５から上記ベクトル
命令送出禁止信号が論理ｒ１ョとなり、かつスカラ演算
部５におけるスカラ命令ＳＣ４の処理が終了するのを待
つ。この状態でベクトル命令送出禁止信号が論理ＲｌＪ
となりかつスカラ命令ＳＣ４の処理が終了すると、命令
制御部３は第２図Ｃ図示の如く次の命令■５とＳＣ５と
を夫々の演算部に送出することとなる。なお、並列処理
を禁止するモードとされていて第３図図示のコントロー
ル●レジスタ７のビットＰＩＳが論理ＲＯＪとされてい
る場合には、ウエト命令有無に拘らず、上記オペレーシ
ョン・エンドが転送されたとき、第４図Ｂ図示の如く、
ベクトル命令送出禁止信号を論理ＲｌＪとし、命令終了
をまつて論理ＲＯョにする。即ち、第３図においてナン
ド回路１９、オア回路１８、アンド回路１５にのとき命
令終了信号は論理１０Ｊ）、オア回路１７を介してベク
トル命令送出禁止信号を論理ｒ１ョにする。そして命令
終了信号が論理ＲｌＪとなつたとき、オア回路１５がオ
フされてベクトル命令送出禁止信号は論理ＲＯＪとなる
。この場合にも、ベクトル命令送出禁止信号が論理Ｒｌ
Ｊとなつたとき、命令制御部３はベクトル演算部５に対
して次のベトル命令の送出を停止する。第５図は第３図
に示すウェイト命令検出回路部１１の一実施例構成を示
す。図中の符号１１は第３図に対応し、２１はウェイト
命令解読回路であつてウェイト命令の到来を検出するも
の、２２はウェイト命令ラッチであつてウェイト命令が
到来した状態を保持するもの、２３はオア回路を表わし
ている。上述の如くウェイト命令が到来すると、ウェイ
ト命令解読回路２１が論理ＲｌＪを出力し、この時点か
ら図示ＷＡｉＴ信号が論理ＲｌＪとされ、ラン２２によ
つて論理ＲｌＪを継続される。そして第３図図示の命令
終了検出回路１４からの命令終了信号が論理ＲｌＪとな
ると、ラッチ２２はリセットされ、ＷＡｉＴ信号は論理
ＲＯＪとされる。以上説明した如く、本発明によれば、
コントロール●レジスタによつて並列処理の可否のいず
れのモードが指定されていても、予め定めた命令例えば
ウェイト命令を挿入することによつて、その時点におい
てスカラ演算部の処理とベクトル演算部の処理とについ
て実行順序に関して同期をとることが可能となる。
第１図は本発明の情報処理装置の一実施例全体構成図、
第２図Ａ，Ｂ，Ｃは本発明の処理態様を明確化するため
の説明図、第３図は第１図に示すベクトル演算部の一実
施例構成、第４図Ａ，Ｂ，Ｃはベクトル命令送出禁止信
号の送出態様を説明する説明図、第５図は第３図に示す
ウェイト命令検出回路部の一実施例を示す。 図中、１はメモリ、２はデータ処理部、３は命”令制御
部、４はスカラ演算部、５はベクトル演算部、６は命令
レジスタ、７はコントロール・レジスタ、１０はデコー
ダ、１１はウェイト命令検出回路部、１２はベクトル命
令演算器、１３は演算制御バイブライン、１４は命令終
了検出回路を表わす。
第２図Ａ，Ｂ，Ｃは本発明の処理態様を明確化するため
の説明図、第３図は第１図に示すベクトル演算部の一実
施例構成、第４図Ａ，Ｂ，Ｃはベクトル命令送出禁止信
号の送出態様を説明する説明図、第５図は第３図に示す
ウェイト命令検出回路部の一実施例を示す。 図中、１はメモリ、２はデータ処理部、３は命”令制御
部、４はスカラ演算部、５はベクトル演算部、６は命令
レジスタ、７はコントロール・レジスタ、１０はデコー
ダ、１１はウェイト命令検出回路部、１２はベクトル命
令演算器、１３は演算制御バイブライン、１４は命令終
了検出回路を表わす。
Claims (1)
- 【特許請求の範囲】 １ 一連の命令群を、命令により指定される複数の処理
単位で命令単位に実行する情報処理装置において、上記
一連の命令群中に予め定められた命令を挿入するよう構
成され、当該挿入された命令によつて、当該命令よりも
以前に与えられた命令群の終了報告を上記処理単位から
受けるまでの間、次に続く命令群の実行を保留させるよ
う構成し、命令間における共有資源の使用に関して同期
をはかるようにしたことを特徴とする情報処理装置。 ２ スカラ命令によつて指定されるスカラ演算部とベク
トル命令によつて指定されるベクトル演算部とをそなえ
、上記スカラ演算部と上記ベクトル演算部とが互に独立
に夫々与えられた命令を実行し、予め定めた条件のもと
で上記ベクトル演算部が次に演算すべきベクトル命令の
受信を禁止するか否かを判定するよう構成されてなる情
報処理装置において、上記ベクトル演算部は、当該ベク
トル演算部に供給される予め定めた命令を解読する命令
検出部と既に与えられているベクトル命令の命令終了を
検出する命令終了検出部とをそなえ、上記命令検出部が
上記予め定めた命令を検出したとき上記命令終了検出部
が命令終了を検出するまで上記予め定めた条件の如何に
拘らず強制的に次に演算すべきベクトル命令の受信を禁
止する指示信号を発するよう構成され、上記スカラ演算
部の命令実行と上記ベクトル演算部の命令実行とを上記
予め定めた命令時点において実行順序を同期化するよう
にしたことを特徴とする特許請求の範囲第１項記載の情
報処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54170803A JPS6043535B2 (ja) | 1979-12-29 | 1979-12-29 | 情報処理装置 |
| AU66450/81A AU528849B2 (en) | 1979-12-29 | 1980-12-27 | Information processing system |
| DE8181900086T DE3071919D1 (en) | 1979-12-29 | 1980-12-27 | Information processing system |
| PCT/JP1980/000333 WO1981001892A1 (en) | 1979-12-29 | 1980-12-27 | Information processing system |
| EP81900086A EP0042442B1 (en) | 1979-12-29 | 1980-12-27 | Information processing system |
| US08/469,769 US5499350A (en) | 1979-12-29 | 1995-06-06 | Vector data processing system with instruction synchronization |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54170803A JPS6043535B2 (ja) | 1979-12-29 | 1979-12-29 | 情報処理装置 |
| US08/469,769 US5499350A (en) | 1979-12-29 | 1995-06-06 | Vector data processing system with instruction synchronization |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696367A JPS5696367A (en) | 1981-08-04 |
| JPS6043535B2 true JPS6043535B2 (ja) | 1985-09-28 |
Family
ID=26493697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54170803A Expired JPS6043535B2 (ja) | 1979-12-29 | 1979-12-29 | 情報処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5499350A (ja) |
| EP (1) | EP0042442B1 (ja) |
| JP (1) | JPS6043535B2 (ja) |
| AU (1) | AU528849B2 (ja) |
| DE (1) | DE3071919D1 (ja) |
| WO (1) | WO1981001892A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203852U (ja) * | 1986-06-19 | 1987-12-26 | ||
| WO1991014985A1 (fr) * | 1990-03-19 | 1991-10-03 | Fujitsu Limited | Systeme de traitement de programme d'interruption |
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| EP0105125B1 (en) * | 1982-09-03 | 1989-04-19 | Hitachi, Ltd. | Data processing system |
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| JPS62197818A (ja) * | 1986-02-25 | 1987-09-01 | Nec Corp | デ−タ転送制御方式 |
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| JP2810068B2 (ja) | 1988-11-11 | 1998-10-15 | 株式会社日立製作所 | プロセッサシステム、コンピュータシステム及び命令処理方法 |
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-
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- 1980-12-27 EP EP81900086A patent/EP0042442B1/en not_active Expired
- 1980-12-27 AU AU66450/81A patent/AU528849B2/en not_active Ceased
- 1980-12-27 WO PCT/JP1980/000333 patent/WO1981001892A1/ja active IP Right Grant
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