JP3420091B2 - マイクロプロセッサ - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Description
し、特にバス・インタフェース機能を備えたマイクロプ
ロセッサに関する。
の手法として、マイクロプロセッサにキャッシュメモリ
を搭載することが考えられる。キャッシュメモリを搭載
した場合、キャッシュメモリにヒットした時は最高性能
を実現できるが、キャッシュメモリにミスヒットした時
の性能は、キャッシュメモリを搭載しないシステムと同
等か、またはそれ以下になることがある。特に、リアル
タイム制御のシステムでは、メモリアクセス性能の最悪
値で処理時間を見積もる必要があり、更に、割り込みな
どによるイレギュラーな処理が頻繁に入った場合、キャ
ッシュメモリのヒット率が低下し、キャッシュリプレー
スによる性能低下の要因になる。
テムにおいても、画像処理や音声処理などのマルチメデ
ィア処理を必要とするアプリケーションが増えており、
リアルタイム制御とデータ処理の両方を兼ね備えたマイ
クロプロセッサの要求が高まっている。従って、キャッ
シュメモリを搭載しないリアルタイム制御システムにお
いても、外部メモリや外部デバイスへのアクセス性能を
向上させることが要求されている。アクセス性能向上の
ための一機能として、バースト転送機能がある。
ース機能の構成例を示す。プリフェッチ・キューFIF
O101は、命令コードをフェッチし格納する。プリフ
ェッチ・キュー・バリッド103は、プリフェッチ・キ
ューFIFO101に有効な命令コードがあることを示
す。キュー・クリア信号104は、分岐命令や割り込み
処理により発生する。プリフェッチ要求信号107は、
プリフェッチ・キューFIFO101に空きがある場合
にアクティブになる。キュー・エンプティ信号108
は、プリフェッチ・キューFIFO101が完全に空に
なったときアクティブになる。オペランド・データ要求
信号109は、オペランド・データ・アクセスの発生に
よりアクティブになる。アクセス優先順位判定回路11
1は、次に生成するアクセスの種類を決定する。バス・
ステート制御回路122は、アクセス優先順位判定回路
111で決定したアクセスに応じたバス・ステートを生
成する。T1ステート信号123は、バス・ステート制
御回路122で生成し最初にアドレスや制御信号などを
出力する。T2ステート信号124は、T1ステートに
続いてメモリやデバイスをアクセスする。優先順位判定
信号116は、次のバスアクセスの優先順位を判定する
タイミングを発生する。バス・タイミング生成回路12
6は、バス・ステート制御回路122で生成されたT1
ステート信号123、T2ステート信号124に応じた
バス・タイミングを生成する。
イクロプロセッサが、図17のように、システムバスを
介して、バースト転送機能を備えた命令コードを記憶す
るメモリA(ページ機能付きROM、シンクロナスFL
ASHメモリなど)と、オペランド・データ・アクセス
するためのメモリB(SRAM、DRAMなど)に接続
される。
ス機能の動作を説明する。
ー・クリア信号104で、プリフェッチ・キュー・バリ
ッド103を全て無効にし、キュー・エンプティ信号1
08がアクティブになる。アクセス優先順位判定回路1
11は、優先順位判定信号116のタイミングでバスア
クセスの種類を決定し、バス・ステート制御回路122
に対し命令フェッチ・アクセス信号113、または、オ
ペランド・データ・アクセス信号114を生成する。ア
クセス優先順位判定回路111は、プリフェッチ要求信
号107とオペランド・データ要求信号109が発生し
ているとき、オペランド・データ・アクセス信号114
を起動する。
号108がアクティブのときは無条件で命令フェッチ・
アクセス信号113を起動する場合も想定される。
アクセス信号123,124,125に応じてバス・ス
テート信号T1ステート信号、T2ステート信号をバス
・タイミング生成回路126に出力する。バス・タイミ
ング生成回路126から外部のROMや、RAMをアク
セスし、命令フェッチ・アクセス、または、オペランド
・データ・アクセスを行なう。
初にアドレスや制御信号などを出力するステート(以下
T1ステートと記す)を発生させ、続いてメモリやデバ
イスをアクセスするステート(以下T2ステートと記
す)を発生する。そして、同一メモリの連続したアドレ
スに続けてアクセスする際にメモリやデバイスがバース
ト転送できる条件を満たしている場合は、後のアドレス
へのアクセスではT2ステートのみを発生させる。つま
り、バースト転送では2回目以降の連続アクセスでT1
ステートを発生させないため、高速なメモリアクセスを
実現することができる。尚、T1及びT2に要する時間
は、メモリの種類により異なる。このようなバースト転
送付きメモリの例としては、選択されているアドレスに
対するメモリセルに対して連続して高速アクセスできる
ことを利用したメモリや、インターリーブ構成のメモリ
などがある。
命令コードをフェッチするためメモリにアクセスする、
(2)プリフェッチ・キューに格納する、(3)命令コ
ードをデータアラインする、(4)デコードすることで
命令を判別してその命令に応じた処理を実行する、とい
った過程を辿って命令を実行する。更に、命令の種類に
よっては、(5)メモリにデータの書き込み/読み出し
のためのアクセスを行う。この命令実行過程において、
(1)の命令フェッチのためのメモリアクセスを命令フ
ェッチ・アクセスといい、(5)のデータ読み書きのた
めのメモリアクセスをオペランド・データ・アクセスと
いう。
以外は、アドレスの順番に連続してアクセスを行なうた
め、バースト転送機能付きのメモリを使用することでバ
ースト転送による高速アクセスが実現できる。
セスは、ブロック転送を行なうとき以外は、アドレスが
連続することも少なく、アクセスの間隔も一定ではない
という特性を有する。
・アクセスの優先順位を比較すると、オペランド・デー
タ・アクセスの方が高い優先順位を有する。このため、
命令フェッチのバースト転送を実行中に、オペランド・
データ・アクセス要求が発生すると、バースト転送を中
断してオペランド・データ・アクセスを実行する。
2、T2、T2、…と連続してバースト転送アクセスす
る途中で、別のメモリへのオペランド・データ要求10
9が発生した場合、バースト転送を中断させ、このオペ
ランド・データ・アクセスを実行し、その後、命令フェ
ッチを再開する。この命令フェッチを再開した時の最初
のメモリアクセスは、T1、T2となり、T2ステート
から開始するバースト転送アクセスを行なうことができ
ない。
が発生したとき、無条件に命令フェッチのバースト転送
を中断させると、オペランド・データ・アクセスの発生
する頻度によっては、命令フェッチのバースト転送が頻
繁に中断されバースト転送による転送能力を引き出すこ
とができないという問題がある。
度は、連続することも少なく間隔も一定ではないため、
命令フェッチとオペランド・データを交互にアクセスを
することになり、バースト転送の効果が得られない可能
性が高い。
に達したときに、バースト転送を終了し、再度T1ステ
ートからアクセスを開始する。例えば、バースト転送機
能付きのメモリや、高速ページ機能付きのメモリを使用
した場合、メモリの構造上バースト転送の回数が決まっ
ていたり、ワード境界、ハーフワード境界などにバース
ト転送を終了する条件がある。メモリに対し命令フェッ
チのバースト転送終了境界条件より1つ手前のアクセス
を実行する直前にオペランド・データ要求109が発生
した場合、命令フェッチのバースト転送を中断し、オペ
ランド・データ・アクセスを実行し、次にバースト転送
終了境界条件より1つ手前の命令フェッチ・アクセスを
T1ステートから実行し、次にバースト転送終了境界条
件の命令フェッチ・アクセスをT1ステートから実行す
ることとなる。このため、命令フェッチのバースト転送
が境界条件直前のアクセスで中断され2回連続してT1
ステートからのアクセスを実行し、バス・インタフェー
スの転送能力を引き出すことができないという問題もあ
る。
とは逆に、オペランド・データ・アクセスをバースト転
送で実行しているときに、キュー・エンプティ信号10
8により強制的にこのバースト転送を中断し、命令フェ
ッチ・アクセスを実行するマイクロプロセッサの場合も
同様に、再度オペランド・データ・アクセスを実行する
ときの最初のメモリアクセスはT2ステートから開始す
ることができない。という動作となるため、キュー・エ
ンプティ信号108が発生したとき、無条件にオペラン
ド・データ・アクセスのバースト転送を中断させると、
場合によっては、オペランド・データ・アクセスのバー
スト転送が中断され転送能力を引き出すことができない
という問題がある。
ようとする課題は、命令フェッチのバースト転送アクセ
ス中にオペランド・データ要求109が発生した場合、
ある条件に達するまでオペランド・データ・アクセスを
待たせる制御を行なうことにより、命令フェッチにおけ
るバースト転送の中断を抑え、オペランド・データ・ア
クセスを実行した後に再度命令フェッチを実行したとき
のT1ステートによるオーバーヘッドを極力減らし、結
果として、バス・インタフェースにおけるデータ転送能
力を向上することである。
は、オペランド・データのバースト転送アクセス中にキ
ュー・エンプティ信号が発生したことでバースト転送を
中断するシステムの場合、同様に、ある条件に達するま
で命令フェッチ・アクセスを待たせる制御を行なうこと
により、キュー・エンプティ信号108におけるバース
ト転送の中断を抑え、命令フェッチ・アクセスを実行し
た後に再度オペランド・データ・アクセスを実行したと
きのT1ステートによるオーバーヘッドを極力減らし、
結果としてバス・インタフェースにおけるデータ転送能
力を向上することである。
するため、本発明は次のような手段を提供する。
し格納するプリフェッチ・キューFIFOと、プリフェ
ッチ・キューFIFOに有効な命令コードが格納されて
いることを示すプリフェッチ・キュー・バリッドと、プ
リフェッチ・キューFIFOに空きがあることを示すプ
リフェッチ要求信号と、プリフェッチ・キューFIFO
が完全に空になったことを示すキュー・エンプティ信号
と、オペランド・データ・アクセスの発生を示すオペラ
ンド・データ要求信号とを受信して、キュー・エンプテ
ィ信号、オペランド・データ要求信号及びプリフェッチ
要求信号の順に高い優先順位を与え、次のバスアクセス
の種類を決定するアクセス優先順位判定回路と、アクセ
ス優先順位判定回路で決定した次のバスアクセスの種類
を元にバス・インタフェース信号を生成すると共に、メ
モリの設定がバースト転送できる条件であることを示す
バースト転送可能信号を生成するバス・ステート制御回
路とを備えるマイクロプロセッサにおいて、前回のバス
アクセスの情報を記憶するアクセス・レジスタと、命令
フェッチのバースト転送が終了する条件を記憶する命令
フェッチ・バースト転送終了条件レジスタと、次の命令
フェッチ・アドレスと命令フェッチ・バースト転送終了
条件レジスタからメモリの境界条件を検出し、検出結果
としてバースト転送終了信号を生成する条件比較器とを
備え、アクセス優先順位判定回路は、アクセス・レジス
タに記憶された情報が所定の命令フェッチ・アクセスで
あり、かつ、プリフェッチ要求信号、オペランド・デー
タ要求信号及びバースト転送可能信号の全てがアクティ
ブの場合、所定の命令フェッチ・アクセスによるバース
ト転送が終了するまでオペランド・データ・アクセスを
待機させることを特徴とするマイクロプロセッサを提供
する。
に加えて、バースト転送の回数をカウントするバースト
転送回数カウンタと、オペランド・データ要求よりもプ
リフェッチ要求を優先する回数を記憶する命令フェッチ
・バースト転送回数レジスタと、バースト転送回数カウ
ンタと命令フェッチ・バースト転送回数レジスタを比較
し、比較結果を示すバースト転送終了信号を生成する回
数比較器とを備えることを特徴とするマイクロプロセッ
サを提供する。
に加えて、プリフェッチ・キューFIFOの中の命令コ
ードが一定量より少ないことをプリフェッチ・キュー・
バリッドから検出し、検出結果を示すバースト転送終了
信号を生成する手段を備えることを特徴とするマイクロ
プロセッサを提供する。
に加えて、バースト転送の回数をカウントするバースト
転送回数カウンタと、オペランド・データ要求よりもプ
リフェッチ要求を優先する回数を記憶するデータ・バー
スト転送回数レジスタと、バースト転送回数カウンタと
データ・バースト転送回数レジスタを比較し、比較結果
を示すバースト転送終了信号を生成する回数比較器とを
備えることを特徴とするマイクロプロセッサを提供す
る。
に加えて、オペランド・データにおけるバースト転送の
終了する条件を記憶するデータ・バースト転送終了条件
レジスタと、オペランド・データ・アドレスとデータ・
バースト転送終了条件レジスタからメモリの境界条件を
検出し、比較結果としてバースト転送終了信号を生成す
る条件比較器とを備えることを特徴とするマイクロプロ
セッサを提供する。
ェッチ要求よりも高い優先順位を備えるバス・インタフ
ェース機能を有するマイクロプロセッサにおいて、前回
のバス・アクセスの種類に関する情報、次回のバス・ア
クセスがバースト転送可能な条件に関する情報、及び、
オペランド・データ要求よりもプリフェッチ要求を優先
する回数が予め定められた回数に達した条件に関する情
報に基づいてバス・アクセスの優先順位を判定すること
を特徴とするバス・インタフェース機能を有するマイク
ロプロセッサを提供する。
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明の第1〜6の実施の形態につき詳細に
説明する。
ド・データ要求109が発生した場合、次のバスアクセ
スでは無条件にオペランド・データ・アクセスを優先す
る。これに対して第1の実施の形態では、次のアクセス
がメモリの設定としてバースト転送(T2ステートの連
続)ができる条件であることを示すバースト転送可能信
号115が発生している間は、オペランド・データ・ア
クセスよりも命令フェッチ・アクセスを優先して起動す
ることに特徴がある。
ィ信号108の状態に関わらず、オペランド・データ要
求が命令フェッチ要求よりも高い優先順位を有するバス
・インタフェースを備えるマイクロプロセッサにおい
て、前回のアクセス情報を記憶するアクセス・レジスタ
112を備え、命令フェッチのためのバースト転送アク
セス中にオペランド・データ要求が発生した場合、アク
セス・レジスタ112に記憶された情報に基づいてバー
スト転送の中断及び継続を判定する。
バスアクセスが命令フェッチ・アクセスか、または、オ
ペランド・データ・アクセスかを記憶する、つまり、ど
の種類のバスアクセスが実行されたかを記憶する。
セス・レジスタ112が命令フェッチ・アクセスを記憶
しており、かつ、プリフェッチ要求信号107とオペラ
ンド・データ要求信号109が発生し、かつ、次のアク
セスがメモリの設定としてバースト転送(T2ステート
の連続)ができる条件であることを示すバースト転送可
能信号115が発生している場合、命令フェッチ・アク
セスを優先して起動する。プリフェッチ・キューFIF
O101が完全に満たされるか、バースト転送可能信号
121がインアクティブになるまではオペランド・デー
タ・アクセスより命令フェッチ・アクセスを優先しバー
スト転送を行い、その後、オペランド・データ・アクセ
スを実行する。
にマイクロプロセッサにシステムバスを介してメモリA
及びメモリBを接続した構成となっている。メモリAは
8の倍数アドレスまでバースト転送可能なメモリであ
り、命令コードを格納する。一方、メモリBは4の倍数
アドレスまでバースト転送可能なメモリであり、データ
を格納している。
スの構成を説明する。尚、従来の技術と同じものは図1
6と同じ番号を付してあり、既に説明しているので、こ
こでは相違点のみを説明する。
ト制御回路122から出力され、バスアクセス終了時に
アクティブになり、アクセス優先順位判定回路111が
次のバスアクセス優先順位を判定するタイミングとして
用いる。従って、この優先順位判定信号116は、T2
ステート、または、Tiステートの時にアクティブとな
る。なお、Tiステートとは、バス・インタフェースの
バスアクセスがないアイドル状態をいう。優先順位を判
定するタイミングは、各ステートの真ん中でサンプリン
グし、信号の出力は次のステートの最初から行なう。
テート制御回路122から出力され、次のアクセスがメ
モリの設定としてバースト転送(T2ステートの連続)
ができる条件である時にアクティブとなる。バス・ステ
ート制御回路122は、各メモリに対する最大バースト
転送回数と、残り何回のバースト転送が可能かという情
報を持っている。
テートアクセスを実行しており、プリフェッチ要求信号
107がアクティブで、キュー・エンプティ信号10
8、オペランド・データ要求信号109は、インアクテ
ィブである。時刻2では、命令フェッチのT2ステート
アクセスを実行しており、優先順位判定信号116がア
クティブになったので、アクセス優先順位判定回路11
1が、次のバスアクセスを決定する。この時、プリフェ
ッチ要求信号116とバースト転送可能信号115がア
クティブのため、表1の論理表より、次のバスアクセス
を、命令フェッチのバースト転送に決定する。時刻3か
ら時刻8までは同条件のため、命令フェッチのバースト
転送を8回起動する。
ィブになる、つまり、メモリの最大バースト転送回数に
達したため、次のバスアクセスを、命令フェッチのT1
ステートに決定する。時刻11から時刻12は、時刻1
〜3と同じ動作をする。
7がインアクティブになり、かつ、他のアクセス要求も
無いため、バースト転送も終了させ、Tiステートとす
る。
07がアクティブになったため、時刻1の時と同じよう
に命令フェッチを開始する。時刻17では、次のバスア
クセスを、命令フェッチのバースト転送に決定する。
データ要求信号109がアクティブになり、アクセス優
先順位判定回路111が、表1の論理表より判定し、前
回のアクセス情報を記憶するアクセス・レジスタ112
が命令フェッチ・アクセスを記憶しているため、バース
ト転送可能信号115がインアクティブになるまで、次
のバスアクセスを命令フェッチに決定する。時刻19、
20は、オペランド・データ要求信号109は、待たさ
れ、命令フェッチ・アクセスを優先する。
がインアクティブになる、つまり、メモリAの最大バー
スト転送回数に達したため、時刻18から待たせていた
オペランド・データ要求信号109を判定し、次のアク
セスをオペランド・データ・アクセスに決定しT1ステ
ートから開始する。
セスのT2ステートを実行しており、この時、プリフェ
ッチ要求信号116と、オペランド・データ要求信号1
09と、バースト転送可能信号115がアクティブで、
かつ、アクセス・レジスタ112がオペランド・データ
・アクセスのため、表1の論理表より、次のバスアクセ
スは、オペランド・データ・アクセスのバースト転送に
決定する。時刻24,25も同条件のため、オペランド
・データ・アクセスのバースト転送を実行する。
号109がインアクティブになったため、オペランド・
データ・アクセスは、終了し、次のバスアクセスは、命
令フェッチ・アクセスに決定する。
ング図では、待ちAの期間、オペランド・データ要求1
09を待たせ、命令フェッチのバースト転送を優先する
ことで、従来例に比べ性能差Aで示すように1ステート
分のバス・インタフェース性能を上げることができる。
説明する。
めのバースト転送アクセス中にオペランド・データ要求
109が発生した場合、次のようにバースト転送の中断
及び継続の制御を行う。
次のアドレスであるネクスト命令フェッチ・アドレス1
17を、命令フェッチ・ビット・マスク・レジスタ13
7に予め設定されたマスク値でマスクしたアドレスと、
命令フェッチ・バースト転送終了条件レジスタ119に
予め設定されたバースト転送条件を示す値を、条件比較
器120で比較する。
アドレスと、命令フェッチ・バースト転送終了条件レジ
スタ119が出力するバースト転送条件値が一致した
ら、条件比較器120は、バースト転送の境界であるこ
とを示すバースト転送終了信号121を生成して、アク
セス優先順位判定回路111に対して出力する。
セス・レジスタ112が命令フェッチ・アクセスを記憶
しており、かつ、プリフェッチ要求信号107とオペラ
ンド・データ要求信号109が発生し、かつ、バースト
転送可能信号115がある場合、バースト転送終了信号
121が発生するまでは、オペランド・データ・アクセ
スより命令フェッチ・アクセスを優先して起動する。そ
の後、オペランド・データ・アクセスを実行する。
ースト転送中にオペランド・データ要求109が発生し
たとき、次のアクセスがメモリの設定としてバースト転
送(T2ステートの連続)ができる条件であることを示
すバースト転送可能信号115が発生している間は、オ
ペランド・データ・アクセスよりも命令フェッチ・アク
セスを優先して起動する。第2の実施の形態では、更
に、バースト転送可能信号115、または、バースト転
送終了信号121が発生するまでは、オペランド・デー
タ・アクセスより命令フェッチ・アクセスを優先して起
動する。
件は、バースト転送可能信号115が発生する条件より
も短い条件で、バースト転送終了信号121が発生する
条件を整数倍するとバースト転送可能信号115が発生
する条件になるように条件を設定する。特に、最大バー
スト転送回数の大きいメモリを使用した場合、バースト
転送可能信号115が発生する間隔の時間が長くなり、
この時間オペランド・データ・アクセスを待たせると逆
に性能の低下を招く場合、バースト転送する回数を少な
く設定できるようにすることを目的とする。
に、マイクロプロセッサにシステムバスを介してメモリ
A、B及びCを接続した構成となっている。8の倍数ア
ドレスまでバースト転送可能なメモリAに命令コードを
格納する。4の倍数アドレスまでバースト転送可能なメ
モリBと、2の倍数アドレスまでバースト転送可能なメ
モリCにデータを格納する。
発生は、4の倍数アドレスを境界にバースト転送を終了
する条件とする。命令フェッチ・バースト転送終了条件
レジスタ119に11Bを設定する。命令フェッチ・ビ
ット・マスク・レジスタ137に00000011Bを
設定することで、アドレスの下位2ビットを有効にし、
それ以外のビットをマスクする。ネクスト命令フェッチ
・アドレス117のマスクは、アドレス毎論理積ゲート
138で行なう。条件比較器120で比較した時の一致
条件は、4の倍数−1のアドレスである。この一致条件
をバースト信号終了条件121としてアクセス優先順位
判定回路に接続する。
態における図3のタイミング図とほぼ同じだが、バース
ト転送終了信号121を追加している。
る。
ットが11Bとなり、4の倍数の境界条件であるため、
バースト転送終了信号121が発生し、命令フェッチの
バースト転送終了条件としてアクセス優先順位判定回路
111が、次のバスアクセスをオペランド・データ・ア
クセスに決定する。
7に加え、オペランド・データ要求信号109が発生
し、前回のアクセス情報を記憶するアクセス・レジスタ
112が命令フェッチ・アクセスを記憶し、バースト転
送可能信号115が発生しており、バースト転送終了信
号121がインアクティブであることからアクセス優先
順位判定回路111が、表1の論理表より判定し、次の
バスアクセスを命令フェッチのバースト転送に決定し、
オペランド・データ要求は保留される。
5が継続して発生しているが、バースト転送終了信号1
21が発生したため、命令フェッチのバースト転送は終
了させ、アクセス優先順位判定回路111が、表1の論
理表より判定し、次のバスアクセスをオペランド・デー
タ・アクセスに決定する。
求信号109が発生しており、前回のアクセス情報を記
憶するアクセス・レジスタ112がオペランド・データ
・アクセスを記憶しているため、オペランド・データ・
アクセスを優先して実行する。
セスを連続して実行していたため、プリフェッチ・キュ
ーFIFO101の命令コードが空になり、キュー・エ
ンプティ信号108が発生し、オペランド・データ・ア
クセスを強制的に中断させ、次のバスアクセスを命令フ
ェッチ・アクセスに決定する。
08がインアクティブになったため、時刻30の時と同
じように、プリフェッチ要求信号107と、オペランド
・データ要求信号109が発生しており、前回のアクセ
ス情報を記憶するアクセス・レジスタ112が命令フェ
ッチ・アクセスを記憶し、バースト転送可能信号115
が発生しており、バースト転送終了信号121がインア
クティブであることからアクセス優先順位判定回路11
1が、表1の論理表より判定し、次のバスアクセスを命
令フェッチのバースト転送に決定し、オペランド・デー
タ要求は保留される。
6のタイミング図では、待ちA、待ちB、待ちCの期
間、オペランド・データ要求109を待たせ、命令フェ
ッチのバースト転送を優先することで、従来例に比べ性
能差Bで示すように3ステート分のバス・インタフェー
ス性能を上げることができる。
する。
ッチにおけるバースト転送アクセス中に、他のオペラン
ド・データ要求109が発生した場合、次のようにバー
スト転送の中断及び継続の制御を行う。
送の回数をカウントするバースト転送回数カウンタ12
9と、オペランド・データ要求よりもプリフェッチ要求
を優先する回数を記憶する命令フェッチ・バースト転送
回数レジスタ130と、バースト転送回数カウンタ12
9と命令フェッチ・バースト転送回数レジスタ130を
比較する回数比較器131と、回数比較器131の結果
を示すバースト転送終了信号121を新たに設けると共
に、アクセス優先順位判定回路111の判定条件を次の
ように変更する。
セス・レジスタ112が命令フェッチ・アクセスを記憶
しており、かつ、プリフェッチ要求信号107とオペラ
ンド・データ要求信号109が発生し、かつ、バースト
転送可能信号115がある場合、バースト転送終了信号
121が発生するまでは、オペランド・データ・アクセ
スより命令フェッチ・アクセスを優先して起動する。そ
の後、オペランド・データ・アクセスを実行する。
ースト転送中にオペランド・データ要求109が発生し
たとき、次のアクセスがメモリの設定としてバースト転
送(T2ステートの連続)ができる条件であることを示
すバースト転送可能信号115が発生している間は、オ
ペランド・データ・アクセスよりも命令フェッチ・アク
セスを優先して起動するが、第3の実施の形態では、こ
れに加えて、バースト転送可能信号115またはバース
ト転送終了信号121が発生するまでは、オペランド・
データ・アクセスより命令フェッチ・アクセスを優先し
て起動する。
態と同様である。即ち、図1に示すようにマイクロプロ
セッサにシステムバスを介してメモリA及びメモリBを
接続した構成となっている。メモリAは8の倍数アドレ
スまでバースト転送可能なメモリであり、命令コードを
格納する。一方、メモリBは4の倍数アドレスまでバー
スト転送可能なメモリであり、データを格納している。
ち、オペランド・データ要求よりもプリフェッチ要求を
優先する回数を、命令フェッチ・バースト転送回数レジ
スタ130に予め設定し、命令フェッチ・アクセス信号
113とオペランド・データ要求信号109とバースト
転送可能信号115がすべてアクティブのときバースト
転送回数カウンタ129をカウントアップする。このカ
ウント値が命令フェッチ・バースト転送回数レジスタ1
30の設定値と一致したとき、バースト転送終了信号1
21を発生する。つまり、待ち時間の最大ステート値を
命令フェッチ・バースト転送回数レジスタ130に予め
設定する。尚、ここでは、命令フェッチ・バースト転送
回数レジスタ130の値を2回に設定した例を説明す
る。
し、時刻3で、オペランド・データ要求信号109が発
生している。命令フェッチ・アクセス信号113と、オ
ペランド・データ要求信号109と、バースト転送可能
信号115がアクティブのため、バースト転送回数カウ
ンタ129をカウントアップし、カウンタは、1にな
る。オペランド・データ要求は、保留される。
29をカウントアップし、カウンタは2になり、回数比
較器131は一致を検出する。したがって、次のタイミ
ングでバースト転送終了信号121を発生する。
が発生したため、命令フェッチのバースト転送の終了
し、アクセス優先順位判定回路111が、次のバスアク
セスをオペランド・データ・アクセスに決定する。
5がアクティブにならないため、アクセス優先順位判定
回路111が、次のバスアクセスをオペランド・データ
・アクセスに決定する。
8のタイミング図では、待ちA、待ちBの期間、オペラ
ンド・データ要求109を待たせ、命令フェッチのバー
スト転送を優先することで、従来例に比べ性能差Aで示
すように4ステート分のバス・インタフェース性能を上
げることができる。この時、待ちAと待ちBは同じ時間
になる。
信号115がインアクティブになったときは、待ちを終
了しオペランド・データ・アクセスを実行する。
明する。
けるバースト転送アクセス中に、他のオペランド・デー
タ要求109が発生した場合、バースト転送の中断及び
継続の制御は次のように行う。
の命令コードが一定量より少ないことを、プリフェッチ
・キュー・バリッド103から検出した結果を示すバー
スト転送終了信号121を新たに設けると共に、アクセ
ス優先順位判定回路111の判定条件を次のように変更
する。
セス・レジスタ112が命令フェッチ・アクセスを記憶
しており、かつ、プリフェッチ要求信号107とオペラ
ンド・データ要求信号109が発生し、かつ、バースト
転送可能信号115がある場合、バースト転送終了信号
121が発生するまでは、オペランド・データ・アクセ
スより命令フェッチ・アクセスを優先して起動する。そ
の後、オペランド・データ・アクセスを実行する。
ースト転送中にオペランド・データ要求109が発生し
たとき、次のアクセスがメモリの設定としてバースト転
送(T2ステートの連続)ができる条件であることを示
すバースト転送可能信号115が発生している間は、オ
ペランド・データ・アクセスよりも命令フェッチ・アク
セスを優先して起動する。これに加えて、第4の実施の
形態では、バースト転送可能信号115、または、バー
スト転送終了信号121が発生するまでは、オペランド
・データ・アクセスより命令フェッチ・アクセスを優先
して起動する。
態と同様である。即ち、図1に示すようにマイクロプロ
セッサにシステムバスを介してメモリA及びメモリBを
接続した構成となっている。メモリAは8の倍数アドレ
スまでバースト転送可能なメモリであり、命令コードを
格納する。一方、メモリBは4の倍数アドレスまでバー
スト転送可能なメモリであり、データを格納している。
ェッチ・キューFIFO101の何段目かのプリフェッ
チ・キュー・バリッド103のフラグである。プリフェ
ッチ・キュー・バリッド103に有効な命令コードがあ
る時は、バースト転送終了信号121をアクティブとす
る。命令フェッチのバースト転送中にオペランド・デー
タ要求が発生した場合、プリフェッチ・キューFIFO
101にある程度の命令コードを確保してからオペラン
ド・データ・アクセスを行なうことを目的としている。
FIFO101の2段目のプリフェッチ・キュー・バリ
ッド103にバースト転送終了信号121を接続してい
る。
デコーダ回路が空であれば、そのまま命令コードを転送
する。デコーダ回路は、2ステートに1命令処理するも
のとする。
し、時刻3で、オペランド・データ要求信号109が発
生している。バースト転送終了信号121が、発生して
いない、つまり、プリフェッチ・キューFIFO101
に命令コードが2段目までないため、オペランド・デー
タ要求は保留される。
101に命令コードが2段目まで溜まったため、バース
ト転送終了信号121が発生し、命令フェッチのバース
ト転送を終了し、アクセス優先順位判定回路111が、
次のバスアクセスをオペランド・データ・アクセスに決
定する。
1が発生する前に、バースト転送可能信号115がイン
アクティブになったため、命令フェッチのバースト転送
を終了し、アクセス優先順位判定回路111が、次のバ
スアクセスをオペランド・データ・アクセスに決定す
る。
のように、待ちA、待ちBの期間、オペランド・データ
要求109を待たせ、命令フェッチのバースト転送を優
先することで、従来例に比べ性能差Aで示すように5ス
テート分のバス・インタフェース性能を上げることがで
きる。
照して説明する。
ースの優先順位が、キュー・エンプティ信号108が高
く、オペランド・データ要求109、命令フェッチ要求
107の順に低いマイクロプロセッサにおいて、オペラ
ンド・データ・アクセスにおけるバースト転送アクセス
中に、キュー・エンプティ信号108が発生した場合、
バースト転送の中断及び継続の制御は次のように行う。
ト転送回数カウンタ129と、オペランド・データ・ア
クセスにおけるバースト転送の回数を記憶するオペラン
ド・データ・バースト転送回数レジスタ132と、バー
スト転送回数カウンタ129とオペランド・データ・バ
ースト転送回数レジスタ132を比較する回数比較器1
31と、回数比較器131の結果を示すバースト転送終
了信号121を新たに設けると共に、アクセス優先順位
判定回路111の判定条件を次のように変更する。
セス・レジスタ112がオペランド・データ・アクセス
を記憶しており、かつ、キュー・エンプティ信号108
が発生し、オペランド・データ要求信号109があり、
かつ、バースト転送可能信号115がある場合、バース
ト転送終了信号121が発生するまでは、命令フェッチ
・アクセスよりオペランド・データ・アクセスを優先し
て起動する。その後、命令フェッチ・アクセスを実行す
る。
クセスをバースト転送中にキュー・エンプティ信号10
8を発生したとき、次のバスアクセスを無条件に命令フ
ェッチ・アクセスを優先する。これに対して本実施の形
態では、次のアクセスがメモリの設定としてバースト転
送(T2ステートの連続)ができる条件であることを示
すバースト転送可能信号115が発生しており、かつ、
バースト転送終了信号109が発生しているとき、オペ
ランド・データ・アクセスよりも命令フェッチ・アクセ
スを優先して起動する。
態と同様である。即ち、図1に示すようにマイクロプロ
セッサにシステムバスを介してメモリA及びメモリBを
接続した構成となっている。メモリAは8の倍数アドレ
スまでバースト転送可能なメモリであり、命令コードを
格納する。一方、メモリBは4の倍数アドレスまでバー
スト転送可能なメモリであり、データを格納している。
ースト転送回数レジスタ132の値を2ステートに設定
した例である。
リフェッチ要求よりオペランド・データ要求を優先する
回数をオペランド・データ・バースト転送回数レジスタ
132に予め設定し、オペランド・データ・アクセス信
号114とキュー・エンプティ信号108とバースト転
送可能信号115がすべてアクティブのとき、バースト
転送回数カウンタ129をカウントアップする。このカ
ウント値とオペランド・データ・バースト転送回数レジ
スタ132の設定値が一致したときバースト転送終了信
号121を発生する。つまり、待ち時間の最大ステート
数をオペランド・データ・バースト転送回数レジスタ1
32に予め設定する。
ペランド・データ・アクセスのバースト転送を開始す
る。
が発生し、オペランド・データ・アクセス信号114
と、キュー・エンプティ信号108と、バースト転送可
能信号115が、すべてアクティブのため、バースト転
送回数カウンタ129をカウントアップし、カウンタ
は、1になる。命令フェッチ要求は、保留される。
が、インアクティブになってしまうので、オペランド・
データ・アクセスのバースト転送を終了し、アクセス優
先順位判定回路111が次のバスアクセスを命令フェッ
チ・アクセスに決定する。
08が発生し、オペランド・データ・アクセス信号11
4と、キュー・エンプティ信号108と、バースト転送
可能信号115が、すべてアクティブのため、バースト
転送回数カウンタ129をカウントアップし、カウンタ
は、1になる。命令フェッチ要求は、保留される。
バースト転送回数カウンタ129をカウントアップし、
カウンタは、2になるなり、回数比較器131は一致を
検出する。したがって、次のタイミングでバースト転送
終了信号121を発生する。
1が発生したため、命令フェッチのバースト転送の終了
し、アクセス優先順位判定回路111が、次のバスアク
セスを命令フェッチ・アクセスに決定する。
ちA、待ちBの期間、キュー・エンプティ要求信号10
8を待たせ、オペランド・データ・アクセスのバースト
転送を優先することで、従来例に比べ性能差Aで示すよ
うに5ステート分のバス・インタフェース性能を上げる
ことができる。
信号115がインアクティブになったときは、待ちを終
了し命令フェッチ・アクセスを実行する。
スの要求数に応じて優先順位をかえることも考えられ
る。
て説明する。
ースの優先順位が、高い順に、キュー・エンプティ信号
108、オペランド・データ要求109、命令フェッチ
要求107のマイクロプロセッサにおいて、オペランド
・データ・アクセスにおけるバースト転送アクセス中
に、キュー・エンプティ信号108が発生した場合、バ
ースト転送の中断及び継続の制御を次のようにして行
う。
・データ・アドレス140をあらかじめ設定済みのオペ
ランド・データ・ビット・マスク・レジスタ139でア
ドレス毎論理積ゲート138によりマスクしたアドレス
と、あらかじめ設定済みのバースト転送条件を記憶して
いるオペランド・データ・バースト転送終了条件レジス
タ134を条件比較器135で比較し、条件に達したと
きにバースト転送の境界であることを示すバースト転送
終了信号121を新たに設けると共に、アクセス優先順
位判定回路111の判定条件を次のように変更する。
セス・レジスタ112がオペランド・データ・アクセス
を記憶しており、かつ、キュー・エンプティ信号108
が発生し、オペランド・データ要求信号109があり、
かつ、バースト転送可能信号115がある場合、バース
ト転送終了信号121が発生するまでは、命令フェッチ
・アクセスよりオペランド・データ・アクセスを優先し
て起動する。その後、命令フェッチ・アクセスを実行す
る。
クセスをバースト転送中にキュー・エンプティ信号10
8を発生したとき、次のバスアクセスを無条件に命令フ
ェッチ・アクセスを優先する。これに対して、本実施の
形態では、次のアクセスがメモリの設定としてバースト
転送(T2ステートの連続)ができる条件であることを
示すバースト転送可能信号115が発生しており、か
つ、バースト転送終了信号109が発生しているとき、
オペランド・データ・アクセスよりも命令フェッチ・ア
クセスを優先して起動することに特徴がある。
る条件は、バースト転送可能信号115が発生する条件
よりも短い条件で、バースト転送終了信号121が発生
する条件を整数倍するとバースト転送可能信号115が
発生する条件になるように条件を設定する。特に、最大
バースト転送回数の大きいメモリを使用した場合、バー
スト転送可能信号115が発生する間隔の時間が長くな
り、この時間命令フェッチ・アクセスを待たせると逆に
性能の低下を招く場合、バースト転送する回数を少なく
設定できるようにすることを目的とする。
に、マイクロプロセッサにシステムバスを介してメモリ
A及びメモリDを接続した構成となっている。メモリA
は8の倍数アドレスまでバースト転送可能なメモリであ
り、命令コードを格納する。一方、メモリDは8の倍数
アドレスまでバースト転送可能なメモリであり、データ
を格納している。
は、4の倍数アドレスを境界にバースト転送を終了する
条件とする。オペランド・データ・バースト転送終了条
件レジスタ134に11Bを設定する。オペランド・デ
ータ・ビット・マスク・レジスタ139に000000
11Bを設定することで、アドレスの下位2ビットを有
効にし、それ以外のビットをマスクする。ネクスト・オ
ペランド・データ・アドレス140のマスクは、アドレ
ス毎論理積ゲート138で行なう。条件比較器120で
比較した時の一致条件は、4の倍数−1のアドレスであ
る。この一致条件をバースト信号終了条件121として
アクセス優先順位判定回路に接続する。
ペランド・データ・アクセスのバースト転送を開始す
る。
る。
が発生し、キュー・エンプティ信号108と、オペラン
ド・データ要求信号109と、バースト転送可能信号1
15がアクティブで、バースト転送終了信号121がイ
ンアクティブのため、命令フェッチ要求よりオペランド
・データ要求を優先して動作する。
1が発生したので、アクセス優先順位判定回路111が
次のバスアクセスを命令フェッチ・アクセスに決定す
る。
エンプティ信号108が発生し、キュー・エンプティ信
号108と、オペランド・データ要求信号109と、バ
ースト転送可能信号115がアクティブで、バースト転
送終了信号121がインアクティブのため、命令フェッ
チ要求よりオペランド・データ要求を優先して動作す
る。
5が、インアクティブになってしまうので、オペランド
・データ・アクセスのバースト転送を終了し、アクセス
優先順位判定回路111が次のバスアクセスを命令フェ
ッチ・アクセスに決定する。
グ図では、待ちA、待ちBの期間、オペランド・データ
要求109を待たせ、命令フェッチのバースト転送を優
先することで、従来例に比べ性能差Bで示すように3ス
テート分のバス・インタフェース性能を上げることがで
きる。
ンプティ要求信号108を待たせ、オペランド・データ
・アクセスのバースト転送を優先することで、従来例に
比べ性能差Aで示すように7ステート分のバス・インタ
フェース性能を上げることができる。
スの要求数に応じて優先順位をかえることも考えられ
る。
したが、当業者であれば、第1〜6の実施の形態を組み
合わせた条件で実現することが可能であるのは勿論であ
る。
ェッチ・アクセスのバースト転送途中でオペランド・デ
ータ要求109による強制的なバースト転送の中断がな
くなり、バースト転送の高速転送を生かせる条件まで転
送してからオペランド・データ・アクセスを行ない、バ
ス・インタフェースにおけるデータ転送能力を上げると
いう効果が得られる。
ンド・データ・アクセスのバースト転送途中でキュー・
エンプティ信号108による強制的なバースト転送の中
断がなくなり、バースト転送の高速転送を生かせる条件
まで転送してから命令フェッチ・アクセスを行ない、バ
ス・インタフェースにおけるデータ転送能力を上げると
いう効果が得られる。
れば、前回のバスアクセスの種類と、次のアクセスがバ
ースト転送(T2ステートの連続)できる条件と、バー
スト転送がある回数に達した条件から、バスアクセスの
優先順位判定を行うという基本構成に基づき、命令フェ
ッチ・アクセスのバースト転送途中でそれよりも優先順
位の高いオペランド・データ・アクセス要求によるバー
スト転送の中断を行わない制御を行う。これにより、バ
ースト転送中における中断を抑え、バースト転送再開時
におけるT1ステートのオーバーヘッドを最小限とする
ので、マイクロコンピュータのバス・インタフェース機
能のデータ転送能力を上げることができる。
セスのバースト転送途中でそれよりも優先順位の高いプ
リフェッチ・キューからの要求によるバースト転送の中
断を行わない制御を行うことで、バースト転送中におけ
る中断を抑え、バースト転送再開時におけるT1ステー
トのオーバーヘッドを最小限にするので、マイクロコン
ピュータのバス・インタフェース機能のデータ転送能力
を上げることができる。
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。
構成図である。
ースの構成図である。
る。
ある。
ースの構成図である。
る。
ースの構成図である。
る。
ースの構成図である。
ある。
ェースの構成図である。
ある。
である。
ェースの構成図である。
ある。
る。
タ 134 オペランド・データ・バースト転送終了条件レ
ジスタ 135 条件比較器 136 アドレス 137 命令フェッチ・ビット・マスク・レジスタ 138 アドレス毎論理積ゲート 139 オペランド・データ・ビット・マスク・レジス
タ 140 ネクスト・オペランド・データ・アドレス
Claims (6)
- 【請求項1】 命令コードをフェッチし格納するプリフ
ェッチ・キューFIFOと、 前記プリフェッチ・キューFIFOに有効な前記命令コ
ードが格納されていることを示すプリフェッチ・キュー
・バリッドと、 前記プリフェッチ・キューFIFOに空きがあることを
示すプリフェッチ要求信号と、前記プリフェッチ・キュ
ーFIFOが完全に空になったことを示すキュー・エン
プティ信号と、オペランド・データ・アクセスの発生を
示すオペランド・データ要求信号とを受信して、前記キ
ュー・エンプティ信号、オペランド・データ要求信号及
びプリフェッチ要求信号の順に高い優先順位を与え、次
のバスアクセスの種類を決定するアクセス優先順位判定
回路と、 前記アクセス優先順位判定回路で決定した前記次のバス
アクセスの種類を元にバス・インタフェース信号を生成
すると共に、メモリの設定がバースト転送できる条件で
あることを示すバースト転送可能信号を生成するバス・
ステート制御回路とを備えるマイクロプロセッサにおい
て、 前回の前記バスアクセスの情報を記憶するアクセス・レ
ジスタと、 命令フェッチのバースト転送が終了する条件を記憶する
命令フェッチ・バースト転送終了条件レジスタと、 次の命令フェッチ・アドレスと前記命令フェッチ・バー
スト転送終了条件レジスタからメモリの境界条件を検出
し、検出結果としてバースト転送終了信号を生成する条
件比較器と を備え、 前記アクセス優先順位判定回路は、前記アクセス・レジ
スタに記憶された情報が所定の命令フェッチ・アクセス
であり、かつ、前記プリフェッチ要求信号、オペランド
・データ要求信号及びバースト転送可能信号の全てがア
クティブの場合、前記所定の命令フェッチ・アクセスに
よるバースト転送が終了するまで前記オペランド・デー
タ・アクセスを待機させることを特徴とするマイクロプ
ロセッサ。 - 【請求項2】 請求項1に記載のマイクロプロセッサに
おいて、 バースト転送の回数をカウントするバースト転送回数カ
ウンタと、オペランド・データ要求よりもプリフェッチ要求を優先
する 回数を記憶する命令フェッチ・バースト転送回数レ
ジスタと、 前記バースト転送回数カウンタと前記命令フェッチ・バ
ースト転送回数レジスタを比較し、比較結果を示すバー
スト転送終了信号を生成する回数比較器とを備えること
を特徴とするマイクロプロセッサ。 - 【請求項3】 請求項1及び2のいずれかに記載のマイ
クロプロセッサにおいて、前記プリフェッチ・キューF
IFOの中の命令コードが一定量より少ないことを前記
プリフェッチ・キュー・バリッドから検出し、検出結果
を示すバースト転送終了信号を生成する手段を備えるこ
とを特徴とするマイクロプロセッサ。 - 【請求項4】 請求項1乃至3のいずれかに記載のマイ
クロプロセッサにおいて、 バースト転送の回数をカウントするバースト転送回数カ
ウンタと、オペランド・データ要求よりもプリフェッチ要求を優先
する 回数を記憶するデータ・バースト転送回数レジスタ
と、 前記バースト転送回数カウンタと前記データ・バースト
転送回数レジスタを比較し、比較結果を示すバースト転
送終了信号を生成する回数比較器とを備えることを特徴
とするマイクロプロセッサ。 - 【請求項5】 請求項1乃至4のいずれかに記載のマイ
クロプロセッサにおいて、 オペランド・データにおけるバースト転送の終了する条
件を記憶するデータ・バースト転送終了条件レジスタ
と、 オペランド・データ・アドレスと前記データ・バースト
転送終了条件レジスタからメモリの境界条件を検出し、
比較結果としてバースト転送終了信号を生成する条件比
較器とを備えることを特徴とするマイクロプロセッサ。 - 【請求項6】 オペランド・データ要求が命令フェッチ
要求よりも高い優先順位を備えるバス・インタフェース
機能を有するマイクロプロセッサにおいて、前回のバス
・アクセスの種類に関する情報、次回のバス・アクセス
がバースト転送可能な条件に関する情報、及び、オペラ
ンド・データ要求よりもプリフェッチ要求を優先する回
数が予め定められた回数に達した条件に関する情報に基
づいてバス・アクセスの優先順位を判定することを特徴
とするバス・インタフェース機能を有するマイクロプロ
セッサ。
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