JPS63107087A - 混成集積回路基板 - Google Patents

混成集積回路基板

Info

Publication number
JPS63107087A
JPS63107087A JP62072856A JP7285687A JPS63107087A JP S63107087 A JPS63107087 A JP S63107087A JP 62072856 A JP62072856 A JP 62072856A JP 7285687 A JP7285687 A JP 7285687A JP S63107087 A JPS63107087 A JP S63107087A
Authority
JP
Japan
Prior art keywords
plating layer
substrate
layer
integrated circuit
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62072856A
Other languages
English (en)
Other versions
JPH0714105B2 (ja
Inventor
崇 長坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
NipponDenso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NipponDenso Co Ltd filed Critical NipponDenso Co Ltd
Publication of JPS63107087A publication Critical patent/JPS63107087A/ja
Publication of JPH0714105B2 publication Critical patent/JPH0714105B2/ja
Priority to US08/808,501 priority Critical patent/US5897724A/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/245—Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H05K3/246—Reinforcing conductive paste, ink or powder patterns by other methods, e.g. by plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49163—Manufacturing circuit on or in base with sintering of base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は混成集積回路基板、例えばアルミナ・グリーン
シート等を焼結した基板上に厚膜抵抗体等を形成するの
に好適な混成集積回路基板に関する。
〔従来の技術〕
例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）等の
高融点導体材料を印刷し、約１６００″Ｃの還元雰囲気
中で焼成したアルミナ基板等において、その基板上に厚
膜抵抗体、フリップチップ等を形成するために従来では
、厚膜抵抗体を形成する場合、まず前記導体材料上にＡ
ｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ等の銀（Ａｇ）系導体をタ
ーミナル導体として形成し、その後そのターミナル導体
に電気的に接続するように厚膜抵抗体を形成している。
又、基板として多層基板を形成し、その多層基板内の電
気的配線手段である導体材料と、フリップチップ等との
電気的接続を行なう場合、第１Ｏ図の断面図に示すよう
に、多層基板３の最上層３ｂに形成されたスルーホール
部りａ内にＮｉめっき、Ａｕめっき等による導体層１０
を順に形成し、スルーホール部３ａを充填する事により
、その表面が最上層３ｂの表面に対して略平滑になるよ
うにしている。そして、その導体Ｎ１０を介して導体材
料２と厚膜導体１１との電気的接続を行ない、その厚膜
導体１１上に例えばフリップチップ等を半田（Ｐｂ−３
ｎ）により電気的接続し、搭載している。
〔発明が解決しようとする問題点］ しかしながら、上記従来技術によると、まず厚膜抵抗体
を形成する場合、ターミナル導体及び厚膜抵抗体の焼成
は約８５０°Ｃの空気中で行なっており、したがって、
導体材料の酸化防止対策が必要であり、一般的には導体
材料の表面にＡｕを厚く形成する事によって酸化を防い
でいるが、Ａｕを用いる事によってコストアップになる
という問題がある。
又、多層基板上にフリップチップ等を搭載する場合にお
いては、最上層３ｂのスルーホール部３ａに導体層１０
を充填する事によって、スルーホール部３ａにおいて厚
膜導体１１が段切れするといった不具合は解消できるも
のの、導体材料と半田との接合中間層としてのＮｔめっ
き、又はＮｉめっきとＡｕめっきによる層を形成する際
に、Ｎｉはそのイオン化傾向が比較的大きいのでめづき
を行なうのに導体材料の表面を触媒で活性化しておく必
要があるといった問題が生じている。
そこで本発明は上記の問題点に鑑みて、何らＡｕのよう
な高価な金属を用いる事なく、導体材料の酸化防止が可
能であり、しかも、導体材料と厚膜抵抗体、フリップチ
ップ等との接合部において接触抵抗、強度の大巾な改善
をもたらすような構造を有する混成集積回路基板を提供
する事を目的としている。
〔問題点を解決するための手段〕
上記の目的を達成する為に、まず第１発明においては、
焼結する事により形成される基板と、前記基板に印刷さ
れ前記基板の焼結温度より高温の融点を有する導体材料
と、前記導体材料の少なくとも一部上に形成される銅に
よるめっき層とを備えた構成である。
又、第２発明においては焼結する事により形成される基
板と、前記基板に印刷され前記基板の焼結温度より高温
の融点を有する導体材料と、前記基板の表面に露出した
前記導体材料を覆うようにして形成される銅によるめっ
き層と、前記めっき層の少なくとも一部上に配置して窒
素雰囲気中にて焼成される厚膜導体層とを備えた構成で
ある。
〔作用〕
上記のように構成されたものにおいては、銅（Ｃｕ）に
よるめっき層が形成された部分の導体材料は酸化防止で
き、又、Ｃｕはイオン化傾向が比較的小さいので析出し
易々導体材料の表面を触媒で活性化する必要がなくなる
。
又、厚膜導体層は窒素雰囲気中にて焼成されるので導体
材料の酸化をより確実に防止できる。
〔実施例〕
以下本発明を図に示す実施例を用いて説明する。
第１図（ａ）、　（ｂ）は本発明の一実施例を示す断面
図である。図において、１はアルミナセラミックスを９
０〜９６％含有するセラミックスグリーンシート１であ
り、そのセラミックスグリーンシート１上に高融点金属
材料であるＭｏ（融点は２６２２’Ｃ）、Ｗ（融点は３
３８２°Ｃ）等から成る導体材料２を印刷形成し、公知
のレイヤー積層法、印刷法等により積層して多層基板３
を形成する。例えばレイヤー積層法を採用した場合には
、あらかじめ必要な暦数のセラミックスグリーンシート
１上に導体材料２を印刷しておき、ビアフィル圧入等を
施して、それらをラミネートした倹約１６００°Ｃの還
元雰囲気中で焼成して１枚の多ｉｉ板３を形成する。尚
、第１図（ａ）では多層基板３を模式的に示しているが
、具体的には、第１図（ａ）中Ｃ部に対する断面図であ
る第１図（ト））に示すように、多層基板３の最上層３
ｂのスルーホール部３ａにも導体材料２が形成され、さ
らにその導体材料２は最上層３ｂの表面にまで露出して
いる。
そして多層基板３の最上層に露出させた部分の導体材料
２の表面前面を覆うようにしてＣｕによるめっきＪｉ（
以下ｒＣｕめっき層」という）４を形成する。尚、この
Ｃｕめっき層４を形成する方法としては、例えば化学銅
めっき等の無電解めっきが適用可能である。
さらに、このＣｕめっき層４の表面を覆い、且つ後述す
る厚膜抵抗体６の形成位置まで延在させてターミナル導
体としてのＣｕによる厚膜導体層（以下ｒＣｕ厚膜導体
層」という）５を形成する。
そうした上で所定の位置に厚膜抵抗体６を形成し、この
厚膜抵抗体６及びＣｕ厚膜導体層５を窒素雰囲気中にて
焼成する。ここで、Ｃｕめっき層４と導体材料２との接
触を確実なものとする為にはシンタリングする必要があ
るが、本実施例においては厚膜抵抗体６及びＣｕ厚膜導
体層５の焼成時において、Ｃｕめっき層４も同時に加熱
されるので、シンタリングしたのと同様の効果が得られ
る。
そこで上記構成によると、Ｃｕ厚膜導体層５及び厚膜抵
抗体６の焼結を窒素雰囲気中で行なっているので、導体
材料２の酸化を抑制でき、又、導体材料２と厚膜抵抗体
６との電気接続を行なうために用いた接合中間層として
のＣｕめっき層４を形成した部分における接触抵抗は、
第３図の熱サイクルと接触抵抗との関係図中三角（Δ）
プロットによる線に示すように、後述する理由から比較
的小さくなっている。又、その部分における接合強度は
、第４図の接合強度の経時変化を表す特性図中三角（Δ
）プロットによる線に示すように、後述する理由から接
合強度は強くなっており、同時に経時安定性も向上して
いる。尚ミ第３図における値は一４０°Ｃで２０分、１
５０°Ｃで２０分を１サイクルとして得られたものであ
り、第３図、第４図甲丸（０）プロットによる線はＣｕ
めっき層４を形成しない場合、すなわち導体材料２上に
直接Ｃｕ厚膜導体層５を形成した場合において得られた
値である。
次に、導体材料２とＣｕ厚膜導体層５との間にＣｕめっ
き層４を介在させた事により、その部分（接合部）にお
ける接触抵抗、接合強度が改善される理由を第５図及び
第６図の接合部の断面をモデル化した図を用いて説明す
る。Ｃｕめっき層４を形成しない場合を第５図に示す。
導体材料２は通常多孔質であるが、Ｃｕ厚膜導体層５の
Ｃｕ粒子５ｂの大きさは０．１〜５μｍ程度であり、導
体材料２中へ入り込む事が出来ない。しかも、Ｃｕ厚膜
導体層５の成分中には多層基板３との接着力を生むため
にＢｉ、Ｂ、Ｓｉ等のガラス質５ａが入っており、この
ガラス質５ａがＣｕ厚膜導体層５の焼成の際に導体材料
２とＣｕ厚膜導体Ｎ５との界面にまで到達しており、導
体材料２とＣｕ厚膜導体層５との接合の妨げとなってい
る。
第６図に示すＣｕめっき層４を形成した場合、すなわち
本発明の構成においては、Ｃｕめっき中のＣｕイオンは
比較的還元力が強いために析出し易く、又、めっき時に
はその大きさが０．１〜０．２μｍ程度といった比較的
小さなＣｕ粒子４ａであるので多孔質な導体材料２中の
奥深い所まで入り込み、Ｃｕ＊膜導膜層体層５成後には
導体材料２とＣｕめっき層４が接合面にてからみあって
接合する事になり、したがって接合強度が強くなり、又
、Ｃｕめっき層４と導体材料２との間に何らガラス質に
よる層が形成される事もないので接触抵抗が低下するも
のと考えられる。尚、本発明者が破壊試験を行なった結
果によると、接合の剥がれは主にＣｕめっき層４と導体
材料２との間で起こり、Ｃｕめっき層４とＣｕ厚膜導体
層５との間に形成されるガラス質５ａは接合強度を低下
させる主な原因ではなく、その主な原因は第５図に示す
空間２ａにあると考えられる。
次に、本発明をフリップチップ等を形成する場合におい
て採用した他の実施例として第２図に示す断面図を用い
て説明する０図において、第１図に示す実施例と同一構
成要素には同一符号を付してその説明は省略する０本実
施例においては、Ｃｕめっき層４を覆うように半田７を
形成しており、その半田７とバンブ８ａ、電Ｆｉ９ａと
を接着する事により、それぞれフリップチップ８、例え
ばコンデンサ９等のディスクリート素子を接続している
。そこで本実施例においても第１図に示す実施例と同様
に導体材料２との接合部における接触抵抗、接合強度の
改善を行なう事ができる他、以下に示す効果がある。
■半田を融解した際には約２５０°Ｃになり、導体材料
２が多少酸化する事が考えられるが、導体材料２をＣｕ
めっき層４で覆っているのでそれを防止する事ができる
。
■Ｃｕめっき層４を形成する際に、Ｃｕはそのイオン化
傾向が比較的小さい為に析出し易く、従来Ｎ１めっき層
を形成するのに行なっていた触媒による導体材料２表面
の活性化を行わなくて済み、製造工程をその分簡単にす
る事ができる。又、Ｎｉは一度酸化されるとその酸化物
の除去が困難（強酸が必要）であるがＣｕの酸化物は容
易に除去できるという効果もある。
■従来、多層基板の最上層直下における導体材料がスル
ーホール部には形成されておらず、スルーホール部には
Ｎｉめっき、Ａｕめっき等の導体により埋めて、最上層
表面の厚膜導体との電気的接続を行なっていたのに対し
、本実施例は導体材料２が多層基板３の表面にまで露出
して形成されている事から、スルーホール部の表面と多
層基板の表面との間に段差が生じるといった不具合を本
質的に取り除く事ができ、又、多層基板３の表面に露出
した導体材料２の面積を大きくできるので、Ｃｕめっき
層４との接合強度をより強くすることができる。又、従
来構成であると、スルーホール部の厚みに等しい厚さを
もってＮｔ等のめっき層を形成する必要があり、無電解
めっきではその厚みを確保するのが困難であり、電解め
っきではその為に基板内に電気的配線を行なう必要があ
るという不具合があるのに対し、本実施例によると、Ｃ
ｕめっき層４の厚みは比較的薄くてすむのでそのような
問題が生じることはない、尚、従来構成において、導体
材料とスルーホール部に形成されるめっき層との接合強
度を強くする為にスルーホール部の径を大きくすると、
めっき金属と基板との熱膨張係数の違いが無視できなく
なる。
尚、上記■、■の効果は、言うまでもなく第１図におけ
る実施例においても同様である。
次に、上記第１図、第２図における実施例において、Ｃ
ｕめっき層４の膜厚を調整する事により、より良好な接
合が得られる事を第７図、第８図、及び第１２図を用い
て説明する。
第７図は、本発明者の実験結果に基づく図であり、横軸
にＣｕめっきｊＷ４の厚み、縦軸にＣｕめっき層４と導
体材料２としてのＷとの接合強度を表す。第７図からＣ
ｕめっき層４の膜厚が約２μｍ以上であると接合強度が
強くなる事がわかる。又、図中点線はＣｕめっき層４を
シンタリングした際に、Ｃｕめっき層４の表面の一部に
露出するＷによる黒色斑点の発生状況を表す特性であり
、膜厚が約２μｍ以下になるとその発生が多くなること
がわかる。そして、この黒色斑点が多くなると、Ｗには
半田が付着しないことがらＣｕめっき層４上の半田濡れ
性が悪化する。第８図は、横軸にＣｕめっき層４の膜厚
、縦軸に半田濡れ性を表す図であり、上述したような理
由から膜厚が２μｍ以上であると半田濡れ性が良好であ
る事がわかる。
第１２図は実験結果に基づく、めっき層が膨れ上がる程
度を表す特性図であり、横軸にＣｕめっき層４の厚み、
縦軸にＣｕめっき層４が良好に形成された部分と膨れが
生じた部分との面積比（膨れ量（％））を表す。尚、実
験は導体材料２としてのＷの大きさを２．　Ｉ　Ｘ　Ｏ
，６５ｍとし、その上にＣｕめっき層４を形成した。膨
れ量が５％以下であれば実用上はとんど問題はないので
、第１２図からＣｕめっき層４の膜厚は約４μｍ以下が
良好である事が分かる。
従って、上述の第７図、第８図及びこの第１２図からＣ
ｕめっき層４の膜厚は約２〜４μｍの範囲が良好である
。尚、以上の説明においてＣｕめっき層４の膜厚とは第
１図中におけるＬに相当するものであり、又、図甲丸プ
ロットは数回測定したものの平均値を表す。
尚、本発明は上記二つの実施例に限定される事なくその
主旨を逸脱しない限り、例えば以下の如く種々変形可能
である。
（１）導体材料２を印刷する基板としては多層基板３で
なくてもよく、１枚の基板でもよい。
（２）多層基板３上の配線導体等と導体材料２の接合に
も採用できる。
（３）第１１図の断面図に示すように、多層基板３の表
面上においても、導体材料２を回路形成のための配線手
段として用いてもよい、又、Ｃｕめっき層４はその導体
材料２の少なくとも一部を覆っておればよく、Ｃｕ厚膜
導体層５、半田７もそのＣｕめっき層４の少なくとも一
部を覆っておればよい、尚、そのように形成する場合、
例えばエポキシ樹脂等により、それらの層の表面をコー
ティングし、又、半田を融解する際にも窒素等の還元雰
囲気中で行なうといったようにすると、酸化防止におい
てより効果がある。
（４）上記実施例において、Ｃｕめっき層４を形成する
部分、即ち導体材料２を露出させる部分の配置、及び半
田７等の導体のパターンは、第９図（ａ）の上面図に示
すように、Ｃｕめっき層４を等間隔に配置し、導体パタ
ーンはそのＣｕめっき層４を形成した位置から互いに平
行に、短冊状に形成してもよく、又、同図（ｂ）の上面
図に示すように、Ｃｕめっき層４を比較的長い間隔にし
て形成し、導体パターンはＣｕめっき層４の形成した部
分においては比較的大きな面積にて形成し、その部分か
ら所定の位置まで引き伸ばすように形成してもよい。
尚、同図（ａ）のように形成した場合には、例えばフリ
ップチップ８のバンブ８ａは図中Ａに示す領域の導体パ
ターン上に接続され、同図（ｂ）のように形成した場合
には、図中Ｂに示す領域の導体パターン上に接続される
。ここで、同図（ａ）に示す例においては、多層基板３
、導体材料２の焼結の程度のばらつきにより、半田７あ
るいはバンプ８ａとのずれが生じる可能性があるが、同
図ら）に示す例においては、Ｃｕめっき層４の形成した
部分では比較的大きな面積にて導体パターンを形成して
いるので、そのようなずれを吸収できる。又、バンブ８
ａ等と半田７との接着時に直接、熱的、機械的影響をＣ
ｕめっき層４が受ける事がなくなるので、その背信転性
を高める事ができる。
尚、本発明の言う、銅によるめっき層の代用手段として
、ｉｌｌ（Ａｇ）又は白金（Ｐｔ）によるめき層を形成
する事によっても、導体材料の酸化防止、接触抵抗、接
合強度の改善ができるが、両者共に高価な金属であり、
実用的ではない。
〔発明の効果〕
以上述べたように、本発明によると何らＡｕのような高
価な金属を用いる事なく、Ｃｕめっき層により導体材料
を覆う事により、導体材料の酸化防止が可能となり、し
かもその部分の接触抵抗、接合強度に大巾に改善できる
という優れた効果がある。
【図面の簡単な説明】
第１図（ａ）、　（ｂ）は本発明の一実施例を示す断面
図、第２図は本発明の他の実施例を示す断面図、第３図
は熱サイクルと接触抵抗との関係を表すグラフ、第４図
は接合強度の経時変化を表すグラフ、第５図は導体材料
上に直接Ｃｕ厚膜導体層を形成した場合のその断面をモ
デル化した図、第６図は導体材料上にＣｕめっき層を形
成した場合のその断面をモデル化した図、第７図はＣｕ
めっき層の膜厚と接合強度との関係を表すグラフ、第８
図はＣｕめっき層の膜厚と半田濡れ性との関係を表すグ
ラフ、第９図（ａ）、　（ｂ）はＣｕめっき層及び導体
パターンの配置例を示す上面図、第１０図は従来の構成
を示す断面図、第１１図は本発明のさらに他の実施例を
示す断面図、第１２図はめっき層が膨れ上がる程度を表
す特性図である。 １・・・アルミナセラミックス、２・・・導体材料、３
・・・多層基板、４・・・Ｃｕめっき層、５・・・Ｃｕ
厚膜導体層、６・・・厚膜抵抗体、７・・・半田。

Claims (10)

    【特許請求の範囲】
  1. （１）焼結する事により形成される基板と、前記基板に
    印刷され前記基板の焼結温度より高温の融点を有する導
    体材料と、前記導体材料の少なくとも一部上に形成され
    る銅によるめっき層とを備えた事を特徴とする混成集積
    回路基板。
  2. （２）上記基板が、多層基板である特許請求の範囲第１
    項記載の混成集積回路基板。
  3. （３）上記導体材料が、上記多層基板の最上層の表面に
    まで露出している特許請求の範囲第２項記載の混成集積
    回路基板。
  4. （４）上記銅によるめっき層が、上記導体材料を覆うよ
    うにして形成している特許請求の範囲第１項乃至第３項
    のいずれかに記載の混成集積回路基板。
  5. （５）上記銅によるめっき層は、その膜厚が２μｍ乃至
    ４μｍの範囲である特許請求の範囲第１項乃至第４項の
    いずれかに記載の混成集積回路基板。
  6. （６）焼結する事により形成される基板と、前記基板に
    印刷され前記基板の焼結温度より高温の融点を有する導
    体材料と、前記基板の表面に露出した前記導体材料を覆
    うようにして形成される銅によるめっき層と、前記めっ
    き層の少なくとも一部上に配置して窒素雰囲気中にて焼
    成される厚膜導体層とを備える事を特徴とする混成集積
    回路基板。
  7. （７）上記厚膜導体層の成分が主に銅である特許請求の
    範囲第６項記載の混成集積回路基板。
  8. （８）上記基板が、多層基板である特許請求の範囲第６
    項又は第７項に記載の混成集積回路基板。
  9. （９）上記厚膜導体層が、上記銅によるめっき層を覆う
    ようにして形成している特許請求の範囲第６項乃至第８
    項のいずれかに記載の混成集積回路基板。
  10. （１０）上記銅によるめっき層は、その厚膜が２μｍ乃
    至４μｍの範囲である特許請求の範囲第６項乃至第９項
    のいずれかに記載の混成集積回路基板。
JP7285687A 1986-05-19 1987-03-26 混成集積回路基板及びその製造方法 Expired - Lifetime JPH0714105B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US08/808,501 US5897724A (en) 1986-05-19 1997-02-27 Method of producing a hybrid integrated circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61-114415 1986-05-19
JP11441586 1986-05-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP6233395A Division JP2817873B2 (ja) 1994-09-28 1994-09-28 混成集積回路基板及びその製造方法

Publications (2)

Publication Number Publication Date
JPS63107087A true JPS63107087A (ja) 1988-05-12
JPH0714105B2 JPH0714105B2 (ja) 1995-02-15

Family

ID=14637119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7285687A Expired - Lifetime JPH0714105B2 (ja) 1986-05-19 1987-03-26 混成集積回路基板及びその製造方法

Country Status (5)

Country Link
US (2) US5383093A (ja)
EP (1) EP0249755B1 (ja)
JP (1) JPH0714105B2 (ja)
KR (1) KR900004722B1 (ja)
DE (1) DE3766422D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0348496A (ja) * 1989-04-07 1991-03-01 Nippondenso Co Ltd セラミック多層配線基板およびその製造法
US5483217A (en) * 1992-07-15 1996-01-09 Nippondenso Co., Ltd. Electronic circuit device

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714105B2 (ja) * 1986-05-19 1995-02-15 日本電装株式会社 混成集積回路基板及びその製造方法
JPH02148862A (ja) * 1988-11-30 1990-06-07 Hitachi Ltd 回路素子パッケージ、キャリヤ基板および製造方法
US5021869A (en) * 1988-12-27 1991-06-04 Hewlett-Packard Company Monolithic semiconductor chip interconnection technique and arrangement
MY105486A (en) * 1989-12-15 1994-10-31 Tdk Corp A multilayer hybrid circuit.
DE4319876A1 (de) * 1993-02-26 1994-09-01 Siemens Ag Verfahren zum Befestigen einer Hybrid-Schaltung auf einer Leiterplatte
JP3210503B2 (ja) * 1993-09-30 2001-09-17 株式会社東芝 マルチチップモジュールおよびその製造方法
JP3286651B2 (ja) * 1993-12-27 2002-05-27 株式会社住友金属エレクトロデバイス セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料
US5523920A (en) * 1994-01-03 1996-06-04 Motorola, Inc. Printed circuit board comprising elevated bond pads
US5534465A (en) * 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
JP3633028B2 (ja) * 1995-04-28 2005-03-30 株式会社デンソー 厚膜印刷基板及びその製造方法
US5886877A (en) * 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board
DE19700963C2 (de) * 1997-01-14 2000-12-21 Telefunken Microelectron Verfahren zur Herstellung eines Leistungsmoduls mit einer aktive Halbleiterbauelemente und passive Halbleiterbauelemente aufweisenden Schaltungsanordnung
JP3451868B2 (ja) * 1997-01-17 2003-09-29 株式会社デンソー セラミック積層基板の製造方法
US6399230B1 (en) 1997-03-06 2002-06-04 Sarnoff Corporation Multilayer ceramic circuit boards with embedded resistors
US5917197A (en) * 1997-05-21 1999-06-29 Siemens Aktiengesellschaft Integrated multi-layer test pads
US6317331B1 (en) * 1998-08-19 2001-11-13 Kulicke & Soffa Holdings, Inc. Wiring substrate with thermal insert
JP3067021B2 (ja) * 1998-09-18 2000-07-17 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 両面配線基板の製造方法
US6252761B1 (en) * 1999-09-15 2001-06-26 National Semiconductor Corporation Embedded multi-layer ceramic capacitor in a low-temperature con-fired ceramic (LTCC) substrate
JP3531573B2 (ja) * 2000-03-17 2004-05-31 株式会社村田製作所 積層型セラミック電子部品およびその製造方法ならびに電子装置
US6585904B2 (en) * 2001-02-15 2003-07-01 Peter Kukanskis Method for the manufacture of printed circuit boards with plated resistors
JP4683049B2 (ja) * 2007-12-06 2011-05-11 イビデン株式会社 抵抗素子内蔵プリント配線板
CN102415222B (zh) * 2009-04-24 2015-02-04 住友电气工业株式会社 用于印刷布线板的基板、印刷布线板及其制造方法
JP5405339B2 (ja) * 2010-02-03 2014-02-05 日本メクトロン株式会社 配線回路基板及びその製造方法
US10076032B2 (en) 2014-03-20 2018-09-11 Sumitomo Electric Industries, Ltd. Substrate for printed circuit board, printed circuit board, and method for producing substrate for printed circuit board
CN106134298B (zh) 2014-03-27 2019-02-22 住友电气工业株式会社 印刷线路板用基板、印刷线路板以及制造印刷线路板用基板的方法
US10076028B2 (en) 2015-01-22 2018-09-11 Sumitomo Electric Industries, Ltd. Substrate for printed circuit board, printed circuit board, and method for producing printed circuit board
TWI538581B (zh) 2015-11-20 2016-06-11 財團法人工業技術研究院 金屬導體結構及線路結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5068924A (ja) * 1973-10-12 1975-06-09
JPS55122666A (en) * 1979-03-16 1980-09-20 Hitachi Ltd Solder fusion-connecting method
JPS57147295A (en) * 1981-03-06 1982-09-11 Hitachi Ltd Hybrid integrated circuit
JPS58220496A (ja) * 1982-06-16 1983-12-22 日立化成工業株式会社 セラミツク回路基板の製造法
JPS60217696A (ja) * 1984-04-13 1985-10-31 株式会社日立製作所 セラミツク基板

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2179960A (en) * 1931-11-28 1939-11-14 Schwarzkopf Paul Agglomerated material in particular for electrical purposes and shaped bodies made therefrom
US3838204A (en) * 1966-03-30 1974-09-24 Ibm Multilayer circuits
DE2044494B2 (de) * 1970-09-08 1972-01-13 Siemens AG, 1000 Berlin u 8000 München Anschlussflaechen zum anloeten von halbleiterbausteinen in flip chip technik
US3781596A (en) * 1972-07-07 1973-12-25 R Galli Semiconductor chip carriers and strips thereof
JPS5341007B2 (ja) * 1973-09-07 1978-10-31
FR2296988A1 (fr) * 1974-12-31 1976-07-30 Ibm France Perfectionnement aux procedes de fabrication d'un module de circuits multicouches en ceramique
US4109377A (en) * 1976-02-03 1978-08-29 International Business Machines Corporation Method for preparing a multilayer ceramic
DE2728465C2 (de) * 1977-06-24 1982-04-22 Preh, Elektrofeinmechanische Werke, Jakob Preh, Nachf. Gmbh & Co, 8740 Bad Neustadt Gedruckte Schaltung
JPS5610292A (en) * 1979-07-05 1981-02-02 Mitsubishi Heavy Ind Ltd Temperature control device for coolant reactor outlet
DE3136198A1 (de) * 1981-01-15 1982-08-05 Robert Bosch Gmbh, 7000 Stuttgart "elektronische duennschichtschaltung"
JPS58130590A (ja) * 1982-01-29 1983-08-04 株式会社日立製作所 セラミツク配線基板および該セラミツク配線基板を用いた厚膜ハイブリツドｉｃ
JPS5933894A (ja) * 1982-08-19 1984-02-23 電気化学工業株式会社 混成集積用回路基板の製造法
JPS5975695A (ja) * 1982-10-23 1984-04-28 日本碍子株式会社 セラミツク厚膜回路基板
GB2134136B (en) * 1983-01-19 1986-03-26 Shell Int Research An electronic conduit and a method of manufacturing it
JPS59167096A (ja) * 1983-03-11 1984-09-20 日本電気株式会社 回路基板
GB2141879B (en) * 1983-06-01 1988-03-09 Ferranti Plc Manufacture of printed circuit boards
JPS6022693A (ja) * 1983-07-19 1985-02-05 株式会社東芝 計装配管破断検出装置
JPS6047495A (ja) * 1983-08-25 1985-03-14 株式会社日立製作所 セラミツク配線基板
JPS60176297A (ja) * 1984-02-23 1985-09-10 松下電器産業株式会社 ハイブリツドｉｃ用多層基板
JPS6084711A (ja) * 1983-10-14 1985-05-14 株式会社日立製作所 スル−ホ−ル充填用ペ−スト
FR2556503B1 (fr) * 1983-12-08 1986-12-12 Eurofarad Substrat d'interconnexion en alumine pour composant electronique
JPS60201688A (ja) * 1984-03-27 1985-10-12 株式会社住友金属セラミックス 厚膜薄膜混成集積回路用基板
US4521449A (en) * 1984-05-21 1985-06-04 International Business Machines Corporation Process for forming a high density metallurgy system on a substrate and structure thereof
JPS6122693A (ja) * 1984-07-10 1986-01-31 日本電気株式会社 多層配線基板およびその製造方法
DE3433251A1 (de) * 1984-08-16 1986-02-27 Robert Bosch Gmbh, 7000 Stuttgart Verfahren zur herstellung von galvanischen lotschichten auf anorganischen substraten
JPS6149496A (ja) * 1984-08-16 1986-03-11 ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 無機基板上にはんだ層を形成する方法
US4652977A (en) * 1984-09-13 1987-03-24 Schlumberger Technology Corporation Microelectronics module
US4568562A (en) * 1984-11-28 1986-02-04 General Dynamics, Pomona Division Method of electroless plating employing plasma treatment
JPS61224397A (ja) * 1985-03-29 1986-10-06 古河電気工業株式会社 多層回路基板の製造方法
JPS61236192A (ja) * 1985-04-12 1986-10-21 株式会社日立製作所 セラミツク基板の電極形成方法
JPH0714105B2 (ja) * 1986-05-19 1995-02-15 日本電装株式会社 混成集積回路基板及びその製造方法
JP2576471B2 (ja) * 1986-08-11 1997-01-29 ブラザー工業株式会社 プリンタの紙押さえ装置
JPS6469022A (en) * 1987-09-10 1989-03-15 Rohm Co Ltd Wireless bonding structure of chip-shaped electronic part
US5296649A (en) * 1991-03-26 1994-03-22 The Furukawa Electric Co., Ltd. Solder-coated printed circuit board and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5068924A (ja) * 1973-10-12 1975-06-09
JPS55122666A (en) * 1979-03-16 1980-09-20 Hitachi Ltd Solder fusion-connecting method
JPS57147295A (en) * 1981-03-06 1982-09-11 Hitachi Ltd Hybrid integrated circuit
JPS58220496A (ja) * 1982-06-16 1983-12-22 日立化成工業株式会社 セラミツク回路基板の製造法
JPS60217696A (ja) * 1984-04-13 1985-10-31 株式会社日立製作所 セラミツク基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0348496A (ja) * 1989-04-07 1991-03-01 Nippondenso Co Ltd セラミック多層配線基板およびその製造法
US5483217A (en) * 1992-07-15 1996-01-09 Nippondenso Co., Ltd. Electronic circuit device

Also Published As

Publication number Publication date
DE3766422D1 (de) 1991-01-10
KR870011690A (ko) 1987-12-26
EP0249755A2 (en) 1987-12-23
JPH0714105B2 (ja) 1995-02-15
KR900004722B1 (en) 1990-07-05
EP0249755B1 (en) 1990-11-28
US5897724A (en) 1999-04-27
US5383093A (en) 1995-01-17
EP0249755A3 (en) 1988-11-30

Similar Documents

Publication Publication Date Title
JPS63107087A (ja) 混成集積回路基板
US5937321A (en) Method for manufacturing ceramic multilayer circuit
JP3444826B2 (ja) アレイ型多重チップ素子及びその製造方法
KR19980080414A (ko) 서미스터 소자
JPH06173081A (ja) 電子部品
JP2004200373A (ja) 電子部品および製造方法
JP4013339B2 (ja) バンプを有する電子部品の製造方法
JP4715000B2 (ja) チップ型電子部品の製造方法
JP2817873B2 (ja) 混成集積回路基板及びその製造方法
JPH11345734A (ja) 積層セラミックコンデンサ
JP2685890B2 (ja) チツプ部品の電極形成方法
JP3934910B2 (ja) 回路基板
JP2001237137A (ja) 積層コンデンサ及びそのための外部電極導体ペースト
JPH0789574B2 (ja) ペレット取付基板の製造方法
JP2746798B2 (ja) 配線基板
JP2842707B2 (ja) 回路基板
JP2839308B2 (ja) 多層配線基板
JP2738603B2 (ja) 回路基板
JP2670208B2 (ja) 半導体素子収納用パッケージ
JPH08107037A (ja) セラミック電子部品
JPH0544839B2 (ja)
JP2728583B2 (ja) 半導体素子収納用パッケージの製造方法
JPH0137878B2 (ja)
JP2000174423A (ja) 配線基板およびその製造方法
JPS60165795A (ja) 多層基板およびその製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080215

Year of fee payment: 13